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參數(shù)資料
| 型號： | S80C52CXXX-16:RD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44 |
| 文件頁數(shù)： | 293/337頁 |
| 文件大?。?/td> | 7306K |
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XMEGA A [MANUAL]
8077I–AVR–11/2012
interrupt, ERRIF will not be cleared when the interrupt vector is executed. This flag is cleared by writing a one to this
location.
Bit 4 – TRNIF: Channel n Transaction Complete Interrupt Flag
When a transaction on the DMA channel has been completed, the TRNIF flag will be set and the optional interrupt is
generated. When repeat is not enabled, the transaction is complete and TRNIFR is set after the block transfer. When
unlimited repeat is enabled, TRNIF is also set after each block transfer.
Since the DMA channel transaction n complete interrupt shares the interrupt address with the DMA channel error
interrupt, TRNIF will not be cleared when the interrupt vector is executed. This flag is cleared by writing a one to this
location.
Bit 3:2 – ERRINTLVL[1:0]: Channel Error Interrupt Level
These bits enable the interrupt for DMA channel transfer errors and select the interrupt level, as described in “Interrupts
and Programmable Multilevel Interrupt Controller” on page 125. The enabled interrupt will trigger for the conditions when
ERRIF is set.
Bit 1:0 – TRNINTLVL[1:0]: Channel Transaction Complete Interrupt Level
These bits enable the interrupt for DMA channel transaction completes and select the interrupt level, as described in
“Interrupts and Programmable Multilevel Interrupt Controller” on page 125. The enabled interrupt will trigger for the
conditions when TRNIF is set.
5.14.3 ADDRCTRL – Address Control register
Bit 7:6 – SRCRELOAD[1:0]: Channel Source Address Reload
These bits decide the DMA channel source address reload according to Table 5-5. A write to these bits is ignored while
the channel is busy.
Table 5-5.
DMA channel source address reload settings.
Bit 5:4 – SRCDIR[1:0]: Channel Source Address Mode
These bits decide the DMA channel source address mode according to Table 5-6. These bits cannot be changed if the
channel is busy.
Bit
7
65
43
21
0
+0x02
SRCRELOAD[1:0]
SRCDIR[1:0]
DESTRELOAD[1:0]
DESTDIR[1:0]
Read/Write
R/W
Initial Value
0
SRCRELOAD[1:0]
Group Configuration
Description
00
NONE
No reload performed.
01
BLOCK
DMA source address register is reloaded with initial value at end of each
block transfer.
10
BURST
DMA source address register is reloaded with initial value at end of each
burst transfer.
11
TRANSACTION
DMA source address register is reloaded with initial value at end of each
transaction.
相關PDF資料 |
PDF描述 |
|---|---|
| MQ83C154CXXX-30P883R | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C32-20 | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| MD80C52XXX-25SC | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MQ83C154DTXXX-25/883R | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C52TXXX-12SB | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQFP44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| S80C52T-12 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-25 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-30 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
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