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參數(shù)資料
| 型號： | S80C52CXXX-16:RD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44 |
| 文件頁數(shù)： | 43/337頁 |
| 文件大?。?/td> | 7306K |
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144
ATmega8A [DATASHEET]
8159E–AVR–02/2013
20.10.2
UCSRA – USART Control and Status Register A
Bit 7 – RXC: USART Receive Complete
This flag bit is set when there are unread data in the receive buffer and cleared when the receive buffer is empty
(i.e. does not contain any unread data). If the Receiver is disabled, the receive buffer will be flushed and conse-
quently the RXC bit will become zero. The RXC Flag can be used to generate a Receive Complete interrupt (see
description of the RXCIE bit).
Bit 6 – TXC: USART Transmit Complete
This flag bit is set when the entire frame in the Transmit Shift Register has been shifted out and there are no new
data currently present in the transmit buffer (UDR). The TXC Flag bit is automatically cleared when a transmit com-
plete interrupt is executed, or it can be cleared by writing a one to its bit location. The TXC Flag can generate a
Transmit Complete interrupt (see description of the TXCIE bit).
Bit 5 – UDRE: USART Data Register Empty
The UDRE Flag indicates if the transmit buffer (UDR) is ready to receive new data. If UDRE is one, the buffer is
empty, and therefore ready to be written. The UDRE Flag can generate a Data Register Empty interrupt (see
description of the UDRIE bit).
UDRE is set after a reset to indicate that the Transmitter is ready.
Bit 4 – FE: Frame Error
This bit is set if the next character in the receive buffer had a Frame Error when received (i.e., when the first stop
bit of the next character in the receive buffer is zero). This bit is valid until the receive buffer (UDR) is read. The FE
bit is zero when the stop bit of received data is one. Always set this bit to zero when writing to UCSRA.
Bit 3 – DOR: Data OverRun
This bit is set if a Data OverRun condition is detected. A Data OverRun occurs when the receive buffer is full (two
characters), it is a new character waiting in the Receive Shift Register, and a new start bit is detected. This bit is
valid until the receive buffer (UDR) is read. Always set this bit to zero when writing to UCSRA.
Bit 2 – PE: Parity Error
This bit is set if the next character in the receive buffer had a Parity Error when received and the parity checking
was enabled at that point (UPM1 = 1). This bit is valid until the receive buffer (UDR) is read. Always set this bit to
zero when writing to UCSRA.
Bit 1 – U2X: Double the USART transmission speed
This bit only has effect for the asynchronous operation. Write this bit to zero when using synchronous operation.
Writing this bit to one will reduce the divisor of the baud rate divider from 16 to 8 effectively doubling the transfer
rate for asynchronous communication.
Bit 0 – MPCM: Multi-processor Communication Mode
This bit enables the Multi-processor Communication mode. When the MPCM bit is written to one, all the incoming
frames received by the USART Receiver that do not contain address information will be ignored. The Transmitter is
unaffected by the MPCM setting. For more detailed information see “Multi-processor Communication Mode” on
Bit
7654
3210
RXC
TXC
UDRE
FE
DOR
PE
U2X
MPCM
UCSRA
Read/Write
R
R/W
R
R/W
Initial Value
0010
0000
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MQ83C154CXXX-30P883R | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C32-20 | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| MD80C52XXX-25SC | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MQ83C154DTXXX-25/883R | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| MQ80C52TXXX-12SB | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S80C52T-12 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-25 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| S80C52T-30 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
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