參數(shù)資料
型號(hào): SAA7108E
廠商: NXP SEMICONDUCTORS
元件分類: 消費(fèi)家電
英文描述: PC-CODEC
中文描述: SPECIALTY CONSUMER CIRCUIT, PBGA156
封裝: 15 X 15 MM, 1.15 MM HEIGHT, PLASTIC, SOT-472-1, BGA-156
文件頁數(shù): 162/202頁
文件大?。?/td> 983K
代理商: SAA7108E
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2004 Mar 16
162
Philips Semiconductors
Product specification
PC-CODEC
SAA7108E; SAA7109E
Table 168
RT signal control: RTS1 output; 12H[7:4]
The polarity of any signal on RTS1 can be inverted via RTP1[11H[6]].
Note
1.
Function of HL is selectable via HLSEL[13H[3]]:
a) HLSEL = 0: HL is standard horizontal lock indicator.
b) HLSEL = 1: HL is fast horizontal lock indicator (use is not recommended for sources with unstable timebase e.g.
VCRs).
RTS1 OUTPUT CONTROL
RTSE13 RTSE12 RTSE11 RTSE10
3-state
Constant LOW
CREF (13.5 MHz toggling pulse; see Fig.31)
CREF2 (6.75 MHz toggling pulse; see Fig.31)
HL; horizontal lock indicator (note 1):
HL = 0: unlocked
HL = 1: locked
VL; vertical and horizontal lock:
VL = 0: unlocked
VL = 1: locked
DL; vertical and horizontal lock and colour detected:
DL = 0: unlocked
DL = 1: locked
Reserved
HREF, horizontal reference signal: indicates 720 pixels valid data on the
expansion port. The positive slope marks the beginning of a new active line.
HREF is also generated during the vertical blanking interval (see Fig.31).
HS:
programmable width in LLC8 steps via HSB[7:0] 06H[7:0] and HSS[7:0]
07H[7:0]
fine position adjustment in LLC2 steps via HDEL[1:0] 11H[5:4]; see Fig.31
HQ; HREF gated with VGATE
Reserved
V123; vertical sync (see vertical timing diagrams Figs 29 and 30)
VGATE; programmable via VSTA[8:0] 17H[0] 15H[7:0], VSTO[8:0] 17H[1]
16H[7:0] and VGPS[17H[2]]
Reserved
FID; position programmable via VSTA[8:0] 17H[0] 15H[7:0];
see vertical timing diagrams Figs 29 and 30
0
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PDF描述
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