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參數(shù)資料
| 型號： | SAA7108E |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | PC-CODEC |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA156 |
| 封裝： | 15 X 15 MM, 1.15 MM HEIGHT, PLASTIC, SOT-472-1, BGA-156 |
| 文件頁數(shù)： | 62/202頁 |
| 文件大?。?/td> | 983K |
| 代理商： | SAA7108E |
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2004 Mar 16
62
Philips Semiconductors
Product specification
PC-CODEC
SAA7108E; SAA7109E
9.1.4
S
YNCHRONIZATION
The prefiltered luminance signal is fed to the
synchronization stage. Its bandwidth is further reduced to
1 MHz by a low-pass filter. The sync pulses are sliced and
fed to the phase detectors where they are compared with
the sub-divided clock frequency. The resulting output
signal is applied to the loop filter to accumulate all phase
deviations. Internal signals (e.g. HCL and HSY) are
generated in accordance with analog front-end
requirements. The loop filter signal drives an oscillator to
generate the line frequency control signal (LFCO);
see Fig.27.
The detection of ‘pseudo syncs’ as part of the macrovision
copy protection standard is also done within the
synchronization circuit.
The result is reported as flag COPRO within the decoder
status byte at subaddress 1FH.
9.1.5
C
LOCK GENERATION CIRCUIT
The internal CGC generates all clock signals required for
the video input processor.
The internal signal LFCO is a digital-to-analog converted
signal provided by the horizontal PLL. It is a multiple of the
line frequency:
6.75 MHz = 429
×
f
H
(50 Hz), or
6.75 MHz = 432
×
f
H
(60 Hz).
The LFCO signal is multiplied Internally by a factor of
2 and 4 in the PLL circuit (including phase detector, loop
filtering, VCO and frequency divider) to obtain the output
clock signals. The rectangular output clocks have a 50%
duty cycle.
Table 32
Decoder clock frequencies
CLOCK
FREQUENCY (MHz)
XTAL
LLC
LLC2
LLC4 (internal)
LLC8 (virtual)
24.576 or 32.110
27
13.5
6.75
3.375
BAND PASS
FC = LLC/4
ZERO
CROSS
DETECTION
PHASE
DETECTION
LOOP
FILTER
DIVIDER
1/2
DIVIDER
1/2
OSCILLATOR
MHB330
LLC2
LLC
LFCO
Fig.27 Block diagram of the clock generation circuit.
9.1.6
P
OWER
-
ON RESET AND
CE
INPUT
A missing clock, insufficient digital or analog V
DDAd
supply voltages (below 2.7 V) will start the reset sequence; all outputs
are forced to 3-state (see Fig.28). The indicator output RES is LOW for approximately 128 LLC after the internal reset
and can be applied to reset other circuits of the digital TV system.
It is possible to force a reset by pulling the Chip Enable (CE) to ground. After the rising edge of CE and sufficient power
supply voltage, the outputs LLC, LLC2 and SDAd return from 3-state to active, while the other signals have to be
activated via programming.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SAA7109E | PC-CODEC |
| SAA7108AE | HD-CODEC |
| SAA7109A | HD-CODEC |
| SAA7109AE | HD-CODEC |
| SAA7110A | Digital Multistandard Colour Decoder(數(shù)字多標準彩色譯碼器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SAA7109 | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:PC-CODEC |
| SAA7109A | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:HD-CODEC |
| SAA7109AE | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:HD-CODEC |
| SAA7109AE/V1,518 | 功能描述:視頻 IC HD- VIDEO CODEC RoHS:否 制造商:Fairchild Semiconductor 工作電源電壓:5 V 電源電流:80 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TSSOP-28 封裝:Reel |
| SAA7109AE/V1,557 | 功能描述:視頻 IC HD- VIDEO CODEC RoHS:否 制造商:Fairchild Semiconductor 工作電源電壓:5 V 電源電流:80 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TSSOP-28 封裝:Reel |
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