參數(shù)資料
型號: SI5351B-A-GT
廠商: Silicon Laboratories Inc
文件頁數(shù): 32/72頁
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描述: IC CLK GEN PLL BLANK CUST 10MSOP
標準包裝: 50
系列: MultiSynth™
類型: *
PLL:
輸入: 晶體
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 1:8
差分 - 輸入:輸出: 無/無
頻率 - 最大: 133MHz
除法器/乘法器: 是/無
電源電壓: 2.25 V ~ 3.63 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 10-TFSOP,10-MSOP(0.118",3.00mm 寬)
供應商設備封裝: 10-MSOP
包裝: 管件
Si5351A/B/C
38
Preliminary Rev. 0.95
Reset value = 0000 0000
Register 24. CLK3–0 Disable State
Bit
D7D6D5D4D3D2D1D0
Name
CLK3_DIS_STATE
CLK2_DIS_STATE
CLK1_DIS_STATE
CLK0_DIS_STATE
Type
R/W
Bit
Name
Function
7:0
CLKx_DIS_STATE
Clock x Disable State.
Where x = 0, 1, 2, 3. These 2 bits determine the state of the CLKx output when dis-
abled. Individual output clocks can be disabled using register Output Enable Con-
trol located at address 3. Outputs are also disabled using the OEB pin.
00: CLKx is set to a LOW state when disabled.
01: CLKx is set to a HIGH state when disabled.
10: CLKx is set to a HIGH IMPEDANCE state when disabled.
11: CLKx is NEVER DISABLED.
Register 25. CLK7–4 Disable State
Bit
D7D6D5D4D3D2D1D0
Name
CLK7_DIS_STATE
CLK6_DIS_STATE
CLK5_DIS_STATE
CLK4_DIS_STATE
Type
R/W
Bit
Name
Function
7:0
CLKx_DIS_STATE
Clock x Disable State.
Where x = 4, 5, 6, 7. These 2 bits determine the state of the CLKx output when dis-
abled. Individual output clocks can be disabled using register Output Enable Con-
trol located at address 3. Outputs are also disabled using the OEB pin.
00: CLKx is set to a LOW state when disabled.
01: CLKx is set to a HIGH state when disabled.
10: CLKx is set to a HIGH IMPEDANCE state when disabled.
11: CLKx is NEVER DISABLED.
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