FIGURE 20. R
參數(shù)資料
型號: ST16C554DCJ68-F
廠商: Exar Corporation
文件頁數(shù): 27/39頁
文件大?。?/td> 0K
描述: IC UART FIFO 16B QUAD 68PLCC
標(biāo)準(zhǔn)包裝: 19
特點: *
通道數(shù): 4,QUART
FIFO's: 16 字節(jié)
規(guī)程: RS232
電源電壓: 2.97 V ~ 5.5 V
帶自動流量控制功能:
帶故障啟動位檢測功能:
帶調(diào)制解調(diào)器控制功能:
帶CMOS:
安裝類型: 表面貼裝
封裝/外殼: 68-LCC(J 形引線)
供應(yīng)商設(shè)備封裝: 68-PLCC
包裝: 管件
其它名稱: 1016-1265-5
ST16C554/554D
33
REV. 4.0.1
2.97V TO 5.5V QUAD UART WITH 16-BYTE FIFO
FIGURE 20. RECEIVE READY & INTERRUPT TIMING [FIFO MODE, DMA ENABLED] FOR CHANNELS A-D
FIGURE 21. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE DISABLED] FOR CHANNELS A-D
RX
RXRDY#
IOR#
INT
D0:D7
S
T
SSR
RXFIFODMA
RX FIFO fills up to RX
Trigger Level or RX Data
Timeout
RX FIFO drops
below RX
Trigger Level
FIFO
Empties
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
RR
T
RRI
T
SSI
(Reading data out
of RX FIFO)
TX
TXRDY#
IOW#
INT*
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
(Unloading)
(Loading data
into FIFO)
Last Data Byte
Transmitted
Data in
TX FIFO
Empty
T
WT
T
SI
TX FIFO
Empty
T
S
ISR is read
IER[1]
enabled
ISR is read
*INT is cleared when the ISR is read or when at least 1 byte is written to the TX FIFO.
T
WRI
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