參數(shù)資料
型號： STD111
英文描述： STD111|Data Sheet
中文描述： STD111 |數(shù)據(jù)資料
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文件大小： 3072K
代理商： STD111
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Introduction
1.11 VDD/VSS Rules And Guidelines
SEC ASIC
1-41
STD110
Table 1-12.
Input Buffer Type
Ieq_p
(mA)
Output Pre-driver Type
3.3V Interface
For reliable device operation and minimum IR voltage drop, at least 4 pairs of VDD2P/VSS2P (VDD3P/VSS3P)
power pads are needed.
1.11.4 VDD2O/VSS2O (VDD3O/VSS3O) ALLOCATION GUIDE
SSO (Simultaneous Switching Output) current induced in power and ground inductance can cause system failure
because of voltage fluctuations. For the calculation of output drive power pad numbers, we consider the SSO noise
as well as the current limit based on electromigration. We may define the SSO as outputs switching simultaneously
in 1ns windows, such as bus type buffers.
NOTE:
In case of heavy load, high frequency and low package inductance, the number of power pads for SSO block could be
determined by electromigration rule rather than limit of SSO noise. So the number of power pads for SSO block should
be determined as the worse one of the power pad number under the limit of SSO noise and that under the limit of
electromigration rule.
1) Number of power pads for SSO block
- Number of power pads for SSO block under the limit of SSO noise
Calculating the number of power pad for each SSO group from the following expressions:
In above formula,
NVDDO
each_sso
= Number of VDD2O (VDD3O) pad required for each SSO group
NVSSO
each_sso
= Number of VSS2O (VSS3O) pad required for each SSO group
NBvdd =Number of buffers per VDD2O (VDD3O) power pad with 1nH lead inductance
NBvss = Number of buffers per VSS2O (VSS3O) ground pas with 1nH lead inductance
L
pg
= Package lead frame inductance
(refer to 1.9 package capability by lead count)
D
sso_mode
= D
L_mode
×
D
P_mode
×
D
V_mode
×
D
T_mode
×
D
C_mode
(Refer to Table 1-13. and Table 1-14.)
D
L_mode
= Lead inductance derating factor
D
P_mode
= Process derating factor
D
V_mode
= Voltage derating factor
D
T_mode
= Temperature derating factor
D
C_mode
= Cload derating factor (*mode is either vdd or vss.)
CMOS
0.52
0.60
CMOS Driver
B6–8
0.46
0.37
TTL
0.54
0.60
Schmitt Trigger
0.54
0.51
Tristate
T6–8
0.51
0.45
Normal
Tolerant
B1–4
0.25
0.28
B10–12
0.55
0.46
T1–4
0.34
0.36
(T1,2,3)
0.50
T10–12
0.60
0.55
Ieq_p
(mA)
Normal
Normal
Slew rate
Tolerant
-
-
-
-
-
NVDDO
each_SSO
number_of_SSO
NBvdd
number_of_SSO
NBvss
---------------------------------------------- L
pg
1
D
SSO_mode
1
D
SSO_mode
--------------------------
×
×
=
NVSSO
each_SSO
---------------------------------------------- L
pg
--------------------------
×
×
=
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PDF描述
STD12N05-1 TRANSISTOR | MOSFET | N-CHANNEL | 50V V(BR)DSS | 12A I(D) | TO-251
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參數(shù)描述
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