參數(shù)資料
型號(hào)： TMS320DM355_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip (DMSoC)
中文描述： 數(shù)字媒體系統(tǒng)芯片（DMSoC）
文件頁數(shù)： 42/158頁
文件大?。?/td> 1319K
代理商： TMS320DM355_07
www.ti.com
P
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
Table 2-23. DM355 Pin Descriptions (continued)
Name
BGA
ID
V12
Type Group
Power
Supply
(2)
V
DD_DDR
PU
PD
(3)
Reset
State
in
Description
(4)
Mux Control
DDR_DQS[0]
I/O
DDR
Data strobe input/outputs for each byte of
the 16 bit data bus used to synchronize the
data transfers. Output to DDR when writing
and inputs when reading.
DQS0: For DDR_DQ[7:0]
Bank select outputs. Two are required for
1Gb DDR2 memories.
Bank select outputs. Two are required for
1Gb DDR2 memories.
Bank select outputs. Two are required for
1Gb DDR2 memories.
DDR Address Bus bit 13
DDR Address Bus bit 12
DDR Address Bus bit 11
DDR Address Bus bit 10
DDR Address Bus bit 09
DDR Address Bus bit 08
DDR Address Bus bit 07
DDR Address Bus bit 06
DDR Address Bus bit 05
DDR Address Bus bit 04
DDR Address Bus bit 03
DDR Address Bus bit 02
DDR Address Bus bit 01
DDR Address Bus bit 00
DDR Data Bus bit 15
DDR Data Bus bit 14
DDR Data Bus bit 13
DDR Data Bus bit 12
DDR Data Bus bit 11
DDR Data Bus bit 10
DDR Data Bus bit 09
DDR Data Bus bit 08
DDR Data Bus bit 07
DDR Data Bus bit 06
DDR Data Bus bit 05
DDR Data Bus bit 04
DDR Data Bus bit 03
DDR Data Bus bit 02
DDR Data Bus bit 01
DDR Data Bus bit 00
DDR: Loopback signal for external DQS
gating. Route to DDR and back to
DDR_DQGATE1 with same constraints as
used for DDR clock and data.
DDR: Loopback signal for external DQS
gating. Route to DDR and back to
DDR_DQGATE0 with same constraints as
used for DDR clock and data.
DDR_BA[2]
V8
I/O
DDR
V
DD_DDR
out L
DDR_BA[1]
U7
I/O
DDR
V
DD_DDR
out L
DDR_BA[0]
U8
I/O
DDR
V
DD_DDR
out L
DDR_A13
DDR_A12
DDR_A11
DDR_A10
DDR_A09
DDR_A08
DDR_A07
DDR_A06
DDR_A05
DDR_A04
DDR_A03
DDR_A02
DDR_A01
DDR_A00
DDR_DQ15
DDR_DQ14
DDR_DQ13
DDR_DQ12
DDR_DQ11
DDR_DQ10
DDR_DQ09
DDR_DQ08
DDR_DQ07
DDR_DQ06
DDR_DQ05
DDR_DQ04
DDR_DQ03
DDR_DQ02
DDR_DQ01
DDR_DQ00
DDR_
DQGATE0
U6
V7
W7
V6
W6
W5
V5
U5
W4
V4
W3
W2
V3
V2
W17
V16
W16
U16
W15
W14
V14
U13
W13
V13
W12
U12
T11
U11
W11
V11
W18
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
V
DD_DDR
out L
out L
out L
out L
out L
out L
out L
out L
out L
out L
out L
out L
out L
out L
in
in
in
in
in
in
in
in
in
in
in
in
in
in
in
in
DDR_
DQGATE1
V17
I/O
DDR
V
DD_DDR
Device Overview
42
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相關(guān)PDF資料
PDF描述
TMS320DM6446_07 Digital Media System-on-Chip
TMS320F2801X Digital Signal Processors
TMS320F2809_07 Digital Signal Processors
TMS320F28335_1 Variable Capacitance Diode for TV Tuner VHF Tuning; Ratings VR (V): 32; Characteristics n: 12.0 min; Characteristics rs (ohm) max: 0.85; Characteristics C (pF) max: C2 = 32.2 to 37.5 C25 = 2.57 to 3.0; Characteristics CVR/CVR: 2/25; Cl: 2.777; Package: UFP
TMS4024 9 X 64 DIGITAL STORAGE BUFFER (FIFO)
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參數(shù)描述
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