參數(shù)資料
型號(hào)： TMS320DM355_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip (DMSoC)
中文描述： 數(shù)字媒體系統(tǒng)芯片（DMSoC）
文件頁數(shù)： 69/158頁
文件大?。?/td> 1319K
代理商： TMS320DM355_07
www.ti.com
P
3.5.3
Supported Clocking Configurations for DM355-270
TMS320DM355
Digital Media System-on-Chip (DMSoC)
SPRS463B–SEPTEMBER 2007–REVISED OCTOBER 2007
This section describes the only supported device clocking configurations for DM355-270. The DM355
supports either 24 MHz (typical) or 36 MHz reference clock (crystal or external oscillator input).
Configurations are shown for both cases.
3.5.3.1
Supported Clocking Configurations for DM355-270 (24 MHz reference)
3.5.3.1.1
DM355-270 PLL1 (24 MHz reference)
All supported clocking configurations for DM355-270 PLL1 with 24 MHz reference clock are shown in
Table 3-2
Table 3-6. PLL1 Supported Clocking Configurations for DM355-270 (24 MHz reference)
PRED
IV
PLLM
POSTDIV
PLL1
VCO
ARM /
Peripherals
VENC
VPSS
MPEG and J PEG
Co-Processor
PLLDIV1
(/2 fixed)
(/8
(m
(/2 fixed)
(MHz)
SYSC
LK1
(MHz)
PLLDI
V2
(/4
fixed)
4
SYSCLK2
(MHz)
PLLDIV3
(/n
programmable)
SYSCLK
3
(MHz)
PLLDIV4
(/4 or /2
program
mable)
4
SYSCLK4
(MHz)
fixed)
programmable)
bypas
s
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
bypass
bypass
bypas
s
540
513
486
459
432
405
378
351
324
297
270
243
216
189
162
2
12
6
10
2.4
6
180
171
162
153
144
135
126
117
108
99
180
162
144
126
108
1
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
270
256.5
243
229.5
216
202.5
189
175.5
162
148.5
135
121.5
108
94.5
81
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
135
128.25
121.5
114.75
108
101.25
94.5
87.75
81
74.25
67.5
60.75
54
47.25
40.5
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
27
27
27
27
27
27
27
27
27
27
27
27
27
27
27
4
4
4
4
4
4
4
4
4
4
2
2
2
2
2
135
128.25
121.5
114.75
108
101.25
94.5
87.75
81
74.25
135
121.5
108
94.5
81
3.5.3.1.2
DM355-270 PLL2 (24 MHz reference)
All supported clocking configurations for DM355-270 PLL2 with 24 MHz reference clock are shown in
Table 3-3
Table 3-7. PLL2 Supported Clocking Configurations for DM355-270 (24 MHz reference)
PREDIV
PLLM
(m
POSTDIV
(/1 fixed)
PLL2 VCO
(MHz)
DDR PHY
DDR Clock
DDR_CLK
(MHz)
12
216
207
198
189
180
171
(/n programmable)
PLLDIV1
(/1 fixed)
1
1
1
1
1
1
1
SYSCLK1
(MHz)
24
432
414
396
378
360
342
programmable)
bypass
144
138
132
126
120
114
bypass
8
8
8
8
8
8
bypass
1
1
1
1
1
1
bypass
432
414
396
378
360
342
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Detailed Device Description
69
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