參數(shù)資料
型號： UPD30102GM-66-8EV
廠商： NEC Corp.
英文描述： 64/32-bit Microprocessor
中文描述： 64/32微處理器
文件頁數(shù)： 12/701頁
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代理商： UPD30102GM-66-8EV
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12
CHAPTER 7 INITIALIZATION INTERFACE........................................................................................ 199
7.1
RESET FUNCTION................................................................................................................. 199
7.1.1 RTC Reset ................................................................................................................................... 199
7.1.2 RSTSW ........................................................................................................................................ 201
7.1.3 Deadman’s Switch...................................................................................................................... 202
7.1.4 Software Shutdown.................................................................................................................... 203
7.1.5 HALTimer Shutdown.................................................................................................................. 204
POWERON SEQUENCE........................................................................................................ 205
RESET OF THE CPU CORE............................................................................................... 207
7.3.1 Cold Reset................................................................................................................................... 207
7.3.2 Soft Reset.................................................................................................................................... 208
V
R
4102 PROCESSOR MODES............................................................................................. 210
7.4.1 Power Modes .............................................................................................................................. 210
7.4.2 Privilege Mode............................................................................................................................ 211
7.4.3 Reverse Endian .......................................................................................................................... 211
7.4.4 Bootstrap Exception Vector (BEV) ........................................................................................... 211
7.4.5 Cache Error Check..................................................................................................................... 212
7.4.6 Parity Error Prohibit................................................................................................................... 212
7.4.7 Interrupt Enable (IE)................................................................................................................... 212
7.2
7.3
7.4
CHAPTER 8 CACHE MEMORY........................................................................................................... 213
8.1
8.2
MEMORY ORGANIZATION ................................................................................................... 213
CACHE ORGANIZATION....................................................................................................... 214
8.2.1 Organization of the Instruction Cache (I-Cache)..................................................................... 214
8.2.2 Organization of the Data Cache (D-Cache) .............................................................................. 215
8.2.3 Accessing the Caches ............................................................................................................... 216
CACHE OPERATIONS........................................................................................................... 217
8.3.1 Cache Write Policy..................................................................................................................... 217
CACHE STATES .................................................................................................................... 218
CACHE STATE TRANSITION DIAGRAMS......................................................................... 219
8.5.1 Data Cache State Transition...................................................................................................... 219
8.5.2 Instruction Cache State Transition........................................................................................... 219
CACHE DATA INTEGRITY ................................................................................................... 220
MANIPULATION OF THE CACHES BY AN EXTERNAL AGENT.................................. 230
8.3
8.4
8.5
8.6
8.7
CHAPTER 9 CPU CORE INTERRUPTS............................................................................................. 231
9.1
9.2
9.3
9.4
9.5
NON-MASKABLE INTERRUPT (NMI).................................................................................. 231
ORDINARY INTERRUPTS..................................................................................................... 231
SOFTWARE INTERRUPTS GENERATED IN CPU CORE ............................................... 232
TIMER INTERRUPT................................................................................................................ 232
ASSERTING INTERRUPTS ................................................................................................... 232
9.5.1 Detecting Hardware Interrupts.................................................................................................. 232
9.5.2 Masking Interrupt Signals.......................................................................................................... 234
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PDF描述
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UPD30550F2-400-NN1 VR5500⑩ 64-/32-BIT MICROPROCESSOR
UPD4168 8,192 x 8-BIT NMOS XRAM
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UPD30111S1-70-3C 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC
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UPD30121F1-131-GA1 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR
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