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參數(shù)資料
| 型號： | UPD30550F2-400-NN1 |
| 廠商： | NEC Corp. |
| 英文描述： | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| 中文描述： | VR5500⑩64-/32-BIT微處理器 |
| 文件頁數(shù)： | 11/27頁 |
| 文件大?。?/td> | 569K |
| 代理商： | UPD30550F2-400-NN1 |
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Data Sheet U15700EJ1V0DS
11
μ
PD30550
(4) Clock interface signals
Pin Name
I/O
Function
SysClock
Input
System clock
Clock input to the processor
V
DD
PA1
V
DD
PA2
V
DD
for PLL
Power supply for the internal PLL
V
SS
PA1
V
SS
PA2
V
SS
for PLL
Ground for the internal PLL
(5) Power supply
Pin Name
I/O
Function
V
DD
Power supply pin for core
V
DD
IO
Power supply pin for I/O
V
SS
Ground potential pin
Caution The V
R
5500 uses two separate power supply pins. The power supply pins can be applied in any
sequence. Power application to the pins must occur within 100ms of each other.
(6) Test interface signals
Pin Name
I/O
Function
NTrcData(3:0)
Output
Trace data
Trace data output
NTrcEnd
Output
Trace end
This signal indicates the end of a trace data packet.
NTrcClk
Output
Trace clock
Clock for the test interface. The same clock as SysClock is output.
RMode#/
BKTGIO#
I/O
Reset mode/break trigger I/O
When the JTRST# signal is active, this is a debug reset mode input signal .
During normal operation this serves as a break or trigger I/O signal.
JTDI
Input
JTAG data input
Serial data input for JTAG
JTDO
Output
JTAG data output
Serial data output for JTAG. Output is performed in synchronization with the rise of JTCK.
JTMS
Input
JTAG mode select
This signal selects the JTAG test mode.
JTCK
Input
JTAG clock input
Serial clock input for JTAG. The maximum frequency is 33 MHz. There is no need for it to be
synchronized with SysClock.
JTRST#
Input
JTAG reset input
A signal for initializing the JTAG test module.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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