參數(shù)資料
型號： UPD30550F2-400-NN1
廠商： NEC Corp.
英文描述： VR5500⑩ 64-/32-BIT MICROPROCESSOR
中文描述： VR5500⑩64-/32-BIT微處理器
文件頁數(shù)： 18/27頁
文件大小： 569K
代理商： UPD30550F2-400-NN1
Data Sheet U15700EJ1V0DS
18
μ
PD30550
Clock parameters (2/2)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
DivMode = 2:1
7.5
10
ns
DivMode = 2.5:1
8.3
12.5
ns
DivMode = 3:1
10
15
ns
DivMode = 3.5:1
11.7
17.5
ns
DivMode = 4:1
13.3
20
ns
DivMode = 4.5:1
15
22.5
ns
DivMode = 5:1
16.7
25
ns
300 MHz
product
DivMode = 5.5:1
18.3
27.5
ns
DivMode = 2:1
7.5
10
ns
DivMode = 2.5:1
7.5
12.5
ns
DivMode = 3:1
7.5
15
ns
DivMode = 3.5:1
8.8
17.5
ns
DivMode = 4:1
10
20
ns
DivMode = 4.5:1
11.3
22.5
ns
DivMode = 5:1
12.5
25
ns
System clock cycle
t
CP
400 MHz
product
DivMode = 5.5:1
13.8
27.5
ns
System clock jitter
t
J
5
%
System clock rise time
t
CR
1.2
ns
System clock fall time
t
CF
1.2
ns
JTAG clock frequency
33
MHz
Remarks 1.
The system clock jitter is a cycle-to-cycle jitter.
2.
The JTAG clock runs asynchronously to the system clock.
System interface parameters
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Data output hold time
Note 1
t
DM
1.0
ns
Data output delay time
Note 1
t
DO
5.0
ns
Data input setup time
Note 2
t
DS
1.5
ns
300 MHz product
1.0
ns
Data input hold time
Note 2
t
DH
400 MHz product
0.5
ns
Notes 1.
Applies to the Release#, ValidOut#, SysAD(63:0), SysADC(7:0), SysCmd(8:0), and SysID(2:0) pins.
2.
Applies to the ColdReset#, Reset#, Int(5:0), NMI#, ExtRqst#, RdRdy#, ValidIn#, SysAD(63:0),
SysADC(7:0), SysCmd(8:0), and SysID(2:0) pins.
Load coefficient
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Load coefficient
CLD
1.0
ns/25 pF
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