參數(shù)資料
型號： UPD720122F1-DN2
廠商： NEC Corp.
英文描述： MOS Integrated Circuit
中文描述： 馬鞍山集成電路
文件頁數(shù)： 24/82頁
文件大?。?/td> 650K
代理商： UPD720122F1-DN2
Data Sheet S16685EJ2V0DS
24
μ
PD720122
(4) CPU bus DMA transfer
(a) CPU bus DMA single mode read transfer timing
Symbol
Parameter
Min.
Typ.
Max.
Unit
T21
DMA request acknowledge setup time (RDB
↓
)
0
∞
ns
T22
DMA request off time (EP1_DACKB
↓
)
54
ns
T23
DMA single mode read transfer cycle time
91
∞
ns
T24
Read command width
57
∞
ns
T25
Read command inactive time
34
∞
ns
T26
Read data delay time (RDB
↓
)
57
ns
T27
Buffer direction change time (RDB
↓
)
14
ns
T28
Read data hold time (RDB
↑
)
4
ns
T29
EP1_TCB setup time (RDB
↓
)
0
Note
ns
T30
EP1_TCB hold time (RDB
↓
)
17
∞
ns
T31
EP1_STOPB delay time (RDB
↓
)
15
ns
T32
EP1_STOPB OFF delay time (RDB
↑
)
3
ns
T33
DMA request acknowledge hold time (RDB
↑
)
0
∞
ns
T34
Undefined
ns
Note
Can be input after previous RDB
↑
.
Remark
It is assumed that the external pin capacitance is 15 pF (data bus = 50 pF).
(Overall)
EP1_DRQB
EP1_TCB
D15 to D0
RDB
EP1_DACKB
t
22
t
33
t
24
t
25
t
26
t
28
High level
EP1_STOPB
High level
EP1_STOPB is not asserted in the
case of a full packet.
N cycle
N
1 cycle
1 cycle
t
21
t
23
t
27
t
31
t
32
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PDF描述
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