- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19312 > XC3S200-4VQG100I (Xilinx Inc)SPARTAN-3 FPGA 200K STD 100VQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S200-4VQG100I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 201/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3 FPGA 200K STD 100VQFP |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 480 |
| 邏輯元件/單元數(shù)： | 4320 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 63 |
| 門數(shù)： | 200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
| 其它名稱： | 122-1712 XC3S200-4VQG100I-ND |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
34
DLL Clock Input Connections
An external clock source enters the FPGA using a Global Clock Input Buffer (IBUFG), which directly accesses the global
clock network or an Input Buffer (IBUF). Clock signals within the FPGA drive a global clock net using a Global Clock
Multiplexer Buffer (BUFGMUX). The global clock net connects directly to the CLKIN input. The internal and external
connections are shown in the [a] and [c] sections, respectively, of Figure 21. A differential clock (e.g., LVDS) can serve as an
input to CLKIN.
DLL Clock Output and Feedback Connections
As many as four of the nine DCM clock outputs can simultaneously drive the four BUFGMUX buffers on the same die edge
(top or bottom). All DCM clock outputs can simultaneously drive general routing resources, including interconnect leading to
OBUF buffers.
The feedback loop is essential for DLL operation and is established by driving the CLKFB input with either the CLK0 or the
CLK2X signal so that any undesirable clock distribution delay is included in the loop. It is possible to use either of these two
signals for synchronizing any of the seven DLL outputs: CLK0, CLK90, CLK180, CLK270, CLKDV, CLK2X, or CLK2X180.
The value assigned to the CLK_FEEDBACK attribute must agree with the physical feedback connection: a value of 1X for
the CLK0 case, 2X for the CLK2X case. If the DCM is used in an application that does not require the DLL—i.e., only the
DFS is used—then there is no feedback loop so CLK_FEEDBACK is set to NONE.
CLK2X feedback is only supported on all mask revision ‘E’ and later devices (see Mask and Fab Revisions, page 58), on
devices with the "GQ" fabrication code, and on all versions of the XC3S50 and XC3S1000.
There are two basic cases that determine how to connect the DLL clock outputs and feedback connections: on-chip
synchronization and off-chip synchronization, which are illustrated in Figure 21.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3S200A-4VQG100I | IC FPGA SPARTAN-3A 200K 100-VQFP |
| GBM10DCSN | CONN EDGECARD 20POS DIP .156 SLD |
| GBM10DCSH | CONN EDGECARD 20POS DIP .156 SLD |
| RMA43DRMN | CONN EDGECARD 86POS .125 SQ WW |
| GBM10DCSD | CONN EDGECARD 20POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S200-5CP132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S200-5CP132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S200-5CPG132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S200-5CPG132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S200-5FG1156C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
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