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參數(shù)資料
| 型號(hào)： | XC3S200-4VQG100I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 235/272頁(yè) |
| 文件大小： | 0K |
| 描述： | SPARTAN-3 FPGA 200K STD 100VQFP |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 480 |
| 邏輯元件/單元數(shù)： | 4320 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 63 |
| 門(mén)數(shù)： | 200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
| 其它名稱(chēng)： | 122-1712 XC3S200-4VQG100I-ND |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
65
LVCMOS33(4)
2
2–2
0.4
VCCO – 0.4
4
4–4
6
6–6
8
8–8
12
–12
16
–16
24
–24
LVDCI_33,
LVDCI_DV2_33
Note 3
LVTTL(4)
2
2–2
0.4
2.4
4
4–4
6
6–6
8
8–8
12
–12
16
–16
24
–24
PCI33_3
Note 6
0.10VCCO
0.90VCCO
SSTL18_I
6.7
–6.7
VTT – 0.475
VTT + 0.475
SSTL18_I_DCI
Note 3
SSTL18_II
13.4
–13.4
VTT – 0.475
VTT + 0.475
SSTL2_I
8.1
–8.1
VTT – 0.61
VTT + 0.61
SSTL2_I_DCI
Note 3
SSTL2_II(7)
16.2
–16.2
VTT – 0.81
VTT + 0.81
SSTL2_II_DCI(7)
Note 3
Notes:
1.
2.
Descriptions of the symbols used in this table are as follows:
IOL – the output current condition under which VOL is tested
IOH – the output current condition under which VOH is tested
VOL – the output voltage that indicates a Low logic level
VOH – the output voltage that indicates a High logic level
VIL – the input voltage that indicates a Low logic level
VIH – the input voltage that indicates a High logic level
VCCO – the supply voltage for output drivers as well as LVCMOS, LVTTL, and PCI inputs
VREF – the reference voltage for setting the input switching threshold
VTT – the voltage applied to a resistor termination
3.
Tested according to the standard’s relevant specifications. When using the DCI version of a standard on a given I/O bank, that bank will consume
more power than if the non-DCI version had been used instead. The additional power is drawn for the purpose of impedance-matching at the I/O pins.
A portion of this power is dissipated in the two RREF resistors.
4.
For the LVCMOS and LVTTL standards: the same VOL and VOH limits apply for both the Fast and Slow slew attributes.
5.
All dedicated output pins (CCLK, DONE, and TDO) and dual-purpose totem-pole output pins (D0-D7 and BUSY/DOUT) exhibit the characteristics of
LVCMOS25 with 12 mA drive and slow slew rate. For information concerning the use of 3.3V signals, see 3.3V-Tolerant Configuration Interface,
6.
Tested according to the relevant PCI specifications. For more information, see XAPP457.
7.
The minimum usable VTT voltage is 1.25V.
Table 36: DC Characteristics of User I/Os Using Single-Ended Standards (Cont’d)
Signal Standard
(IOSTANDARD) and Current
Drive Attribute (mA)
Test Conditions
Logic Level Characteristics
IOL
(mA)
IOH
(mA)
VOL
Max (V)
VOH
Min (V)
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