- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19312 > XC3S200-4VQG100I (Xilinx Inc)SPARTAN-3 FPGA 200K STD 100VQFP PDF資料下載
參數(shù)資料
| 型號： | XC3S200-4VQG100I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 268/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3 FPGA 200K STD 100VQFP |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 480 |
| 邏輯元件/單元數(shù)： | 4320 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 63 |
| 門數(shù)： | 200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
| 其它名稱： | 122-1712 XC3S200-4VQG100I-ND |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
95
Digital Frequency Synthesizer (DFS)
Lock Time
LOCK_DLL
When using the DLL alone:
The time from deassertion at
the DCM’s Reset input to the
rising transition at its
LOCKED output. When the
DCM is locked, the CLKIN and
CLKFB signals are in phase
18 MHz
≤ FCLKIN ≤ 30 MHz
All
–
2.88
–
2.88
ms
30 MHz
< FCLKIN ≤ 40 MHz
–
2.16
–
2.16
ms
40 MHz
< FCLKIN ≤ 50 MHz
–
1.20
–
1.20
ms
50 MHz
< FCLKIN ≤ 60 MHz
–
0.60
–
0.60
ms
FCLKIN > 60 MHz
–
0.48
–
0.48
ms
Delay Lines
DCM_TAP
Delay tap resolution
All
30.0
60.0
30.0
60.0
ps
Notes:
1.
2.
DLL specifications apply when any of the DLL outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, or CLKDV) are in use.
3.
Only mask revision ‘E’ and later devices (see Mask and Fab Revisions, page 58) and all revisions of the XC3S50 and the XC3S1000 support
DLL feedback using the CLK2X output. For all other Spartan-3 devices, use feedback from the CLK0 output (instead of the CLK2X output)
and set the CLK_FEEDBACK attribute to 1X.
4.
Indicates the maximum amount of output jitter that the DCM adds to the jitter on the CLKIN input.
5.
This specification only applies if the attribute DUTY_CYCLE_CORRECTION = TRUE.
Table 60: Recommended Operating Conditions for the DFS
Symbol
Description
Frequency
Mode
Speed Grade
Units
-5
-4
MinMax
Input Frequency Ranges(2)
FCLKIN
CLKIN_FREQ_FX
Frequency for the CLKIN input
All
1
280
1
280
MHz
Input Clock Jitter Tolerance(3)
CLKIN_CYC_JITT_FX_LF
Cycle-to-cycle jitter at the CLKIN
input
Low
–
±300
–
±300
ps
CLKIN_CYC_JITT_FX_HF
High
–
±150
–
±150
ps
CLKIN_PER_JITT_FX
Period jitter at the CLKIN input
All
–
±1
–
±1ns
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) are used.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 58.
3.
CLKIN input jitter beyond these limits may cause the DCM to lose lock.
Table 59: Switching Characteristics for the DLL (Cont’d)
Symbol
Description
Frequency Mode /
FCLKIN Range
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3S200A-4VQG100I | IC FPGA SPARTAN-3A 200K 100-VQFP |
| GBM10DCSN | CONN EDGECARD 20POS DIP .156 SLD |
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| RMA43DRMN | CONN EDGECARD 86POS .125 SQ WW |
| GBM10DCSD | CONN EDGECARD 20POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XC3S200-5CP132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
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| XC3S200-5CPG132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S200-5FG1156C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
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