參數(shù)資料
型號： XC3S400-4FTG256I
廠商： Xilinx Inc
文件頁數(shù)： 267/272頁
文件大?。?/td> 0K
描述： SPARTAN3A FPGA 400K STD 256FTBGA
標準包裝： 90
系列： Spartan®-3
LAB/CLB數(shù)： 896
邏輯元件/單元數(shù)： 8064
RAM 位總計： 294912
輸入/輸出數(shù)： 173
門數(shù)： 400000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應商設(shè)備封裝： 256-FTBGA
其它名稱： 122-1716
XC3S400-4FTG256I-ND
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
94
Table 59: Switching Characteristics for the DLL
Symbol
Description
Frequency Mode /
FCLKIN Range
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_1X_LF
Frequency for the CLK0,
CLK90, CLK180, and CLK270
outputs
Low
All
18
167
18
167
MHz
CLKOUT_FREQ_1X_HF
Frequency for the CLK0 and
CLK180 outputs
High
48
280
48
280
MHz
CLKOUT_FREQ_2X_LF(3)
Frequency for the CLK2X and
CLK2X180 outputs
Low
36
334
36
334
MHz
CLKOUT_FREQ_DV_LF
Frequency for the CLKDV
output
Low
1.125
110
1.125
110
MHz
CLKOUT_FREQ_DV_HF
High
3
185
3
185
MHz
Output Clock Jitter(4)
CLKOUT_PER_JITT_0
Period jitter at the CLK0
output
All
–
±100
–
±100
ps
CLKOUT_PER_JITT_90
Period jitter at the CLK90
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_180
Period jitter at the CLK180
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_270
Period jitter at the CLK270
output
–
±150
–
±150
ps
CLKOUT_PER_JITT_2X
Period jitter at the CLK2X and
CLK2X180 outputs
–
±200
–
±200
ps
CLKOUT_PER_JITT_DV1
Period jitter at the CLKDV
output when performing
integer division
–
±150
–
±150
ps
CLKOUT_PER_JITT_DV2
Period jitter at the CLKDV
output when performing
non-integer division
–
±300
–
±300
ps
Duty Cycle
CLKOUT_DUTY_CYCLE_DLL(5) Duty cycle variation for the
CLK0, CLK90, CLK180,
CLK270, CLK2X, CLK2X180,
and CLKDV outputs
All
XC3S50
–
±150
–
±150
ps
XC3S200
–
±150
–
±150
ps
XC3S400
–
±250
–
±250
ps
XC3S1000
–
±400
–
±400
ps
XC3S1500
–
±400
–
±400
ps
XC3S2000
–
±400
–
±400
ps
XC3S4000
–
±400
–
±400
ps
XC3S5000
–
±400
–
±400
ps
Phase Alignment
CLKIN_CLKFB_PHASE
Phase offset between the
CLKIN and CLKFB inputs
All
–
±150
–
±150
ps
CLKOUT_PHASE
Phase offset between any two
DLL outputs (except CLK2X
and CLK0)
–
±140
–
±140
ps
Phase offset between the
CLK2X and CLK0 outputs
–
±250
–
±250
ps
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