- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4250 > XC3S5000-4FGG900C (Xilinx Inc)SPARTAN-3A FPGA 5M STD 900-FBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S5000-4FGG900C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 201/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 5M STD 900-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 8320 |
| 邏輯元件/單元數(shù)： | 74880 |
| RAM 位總計(jì)： | 1916928 |
| 輸入/輸出數(shù)： | 633 |
| 門數(shù)： | 5000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應(yīng)商設(shè)備封裝： | 900-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
34
DLL Clock Input Connections
An external clock source enters the FPGA using a Global Clock Input Buffer (IBUFG), which directly accesses the global
clock network or an Input Buffer (IBUF). Clock signals within the FPGA drive a global clock net using a Global Clock
Multiplexer Buffer (BUFGMUX). The global clock net connects directly to the CLKIN input. The internal and external
connections are shown in the [a] and [c] sections, respectively, of Figure 21. A differential clock (e.g., LVDS) can serve as an
input to CLKIN.
DLL Clock Output and Feedback Connections
As many as four of the nine DCM clock outputs can simultaneously drive the four BUFGMUX buffers on the same die edge
(top or bottom). All DCM clock outputs can simultaneously drive general routing resources, including interconnect leading to
OBUF buffers.
The feedback loop is essential for DLL operation and is established by driving the CLKFB input with either the CLK0 or the
CLK2X signal so that any undesirable clock distribution delay is included in the loop. It is possible to use either of these two
signals for synchronizing any of the seven DLL outputs: CLK0, CLK90, CLK180, CLK270, CLKDV, CLK2X, or CLK2X180.
The value assigned to the CLK_FEEDBACK attribute must agree with the physical feedback connection: a value of 1X for
the CLK0 case, 2X for the CLK2X case. If the DCM is used in an application that does not require the DLL—i.e., only the
DFS is used—then there is no feedback loop so CLK_FEEDBACK is set to NONE.
CLK2X feedback is only supported on all mask revision ‘E’ and later devices (see Mask and Fab Revisions, page 58), on
devices with the "GQ" fabrication code, and on all versions of the XC3S50 and XC3S1000.
There are two basic cases that determine how to connect the DLL clock outputs and feedback connections: on-chip
synchronization and off-chip synchronization, which are illustrated in Figure 21.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 25AA160T-I/SN | IC EEPROM 16KBIT 1MHZ 8SOIC |
| 25LC160/SN | IC EEPROM 16KBIT 2MHZ 8SOIC |
| XQ6SLX75-2CSG484I | IC FPGA SPARTAN-6Q 484-CSBGA |
| 25AA160/SN | IC EEPROM 16KBIT 1MHZ 8SOIC |
| 93LC56-I/P | IC EEPROM 2KBIT 2MHZ 8DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S5000-4FGG900I | 功能描述:SPARTAN-3A FPGA 5M STD 900-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XC3S5000-5FG1156C | 制造商:Xilinx 功能描述: |
| XC3S5000-5FG676C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 5M GATES 74880 CELLS 725MHZ 1.2V 676FBGA - Trays |
| XC3S5000-5FG900C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 5M GATES 74880 CELLS 725MHZ 1.2V 900FBGA - Trays |
| XC3S5000-5FG900CES | 制造商:Xilinx 功能描述: |
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