參數資料
| 型號： | XC3S5000-4FGG900C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 204/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 5M STD 900-FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB數： | 8320 |
| 邏輯元件/單元數： | 74880 |
| RAM 位總計： | 1916928 |
| 輸入/輸出數： | 633 |
| 門數： | 5000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應商設備封裝： | 900-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
37
Digital Frequency Synthesizer (DFS)
The DFS component generates clock signals the frequency of which is a product of the clock frequency at the CLKIN input
and a ratio of two user-determined integers. Because of the wide range of possible output frequencies such a ratio permits,
the DFS feature provides still further flexibility than the DLL’s basic synthesis options as described in the preceding section.
The DFS component’s two dedicated outputs, CLKFX and CLKFX180, are defined in Table 19.
The signal at the CLKFX180 output is essentially an inversion of the CLKFX signal. These two outputs always exhibit a 50%
duty cycle. This is true even when the CLKIN signal does not. These DFS clock outputs are driven at the same time as the
DLL’s seven clock outputs.
The numerator of the ratio is the integer value assigned to the attribute CLKFX_MULTIPLY and the denominator is the
integer value assigned to the attribute CLKFX_DIVIDE. These attributes are described in Table 18.
X-Ref Target - Figure 22
Figure 22: Characteristics of the DLL Clock Outputs
Output Signal - Duty Cycle is Always Corrected
Output Signal - Attribute Corrects Duty Cycle
Phase:
Input Signal (40% Duty Cycle)
0
o
90
o
180
o
270
o
0
o
90
o
180
o
270
o
0
o
DUTY_CYCLE_CORRECTION = FALSE
DUTY_CYCLE_CORRECTION = TRUE
DS099-2_10_051907
CLK2X
CLK2X180
CLKIN
CLKDV
(1)
CLK0
CLK90
CLK180
CLK270
CLK0
CLK90
CLK180
CLK270
t
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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