參數資料
| 型號： | XC3S500E-4FG320I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 167/227頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3E 320FBGA |
| 標準包裝： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 1164 |
| 邏輯元件/單元數： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數： | 232 |
| 門數： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 320-BGA |
| 供應商設備封裝： | 320-FBGA（19x19） |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
44
Cascading Multipliers
The MULT18X18SIO primitive has two additional ports
called BCIN and BCOUT to cascade or share the
multiplier’s ‘B’ input among several multiplier bocks. The
18-bit BCIN “cascade” input port offers an alternate input
source from the more typical ‘B’ input. The B_INPUT
attribute specifies whether the specific implementation uses
the BCIN or ‘B’ input path. Setting B_INPUT to DIRECT
chooses the ‘B’ input. Setting B_INPUT to CASCADE
selects the alternate BCIN input. The BREG register then
optionally holds the selected input value, if required.
BCOUT is an 18-bit output port that always reflects the
value that is applied to the multiplier’s second input, which is
either the ‘B’ input, the cascaded value from the BCIN input,
or the output of the BREG if it is inserted.
Figure 38 illustrates the four possible configurations using
different settings for the B_INPUT attribute and the BREG
attribute.
X-Ref Target - Figure 37
Figure 37: MULT18X18SIO Primitive
MULT18X18SIO
A[17:0]
P[35:0]
BCOUT[17:0]
B[17:0]
CEA
CEB
CEP
CLK
RSTA
RSTB
RSTP
BCIN[17:0]
DS312-2_28_021205
X-Ref Target - Figure 38
Figure 38: Four Configurations of the B Input
X
CE
CEB
RSTB
BCIN[17:0]
CLK
DQ
RST
BCOUT[17:0]
BREG = 1
B_INPUT = CASCADE
BREG = 0
B_INPUT = CASCADE
X
CE
CEB
RSTB
B[17:0]
BREG
CLK
DQ
RST
BCOUT[17:0]
BREG = 1
B_INPUT = DIRECT
X
BCOUT[17:0]
B[17:0]
BREG = 0
B_INPUT = DIRECT
X
BCOUT[17:0]
DS312-2_29_021505
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