- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4277 > XC3S500E-5FGG320C (Xilinx Inc)IC FPGA SPARTAN-3E 500K 320-FBGA PDF資料下載
參數(shù)資料
| 型號： | XC3S500E-5FGG320C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 204/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 500K 320-FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 232 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 320-BGA |
| 供應(yīng)商設(shè)備封裝： | 320-FBGA（19x19） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁當(dāng)前第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁
Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
78
Table 54 shows the connections between the SPI Flash
PROM and the FPGA’s SPI configuration interface. Each
SPI Flash PROM vendor uses slightly different signal
naming. The SPI Flash PROM’s write protect and hold
controls are not used by the FPGA during configuration.
However, the HOLD pin must be High during the
configuration process. The PROM’s write protect input must
be High in order to write or program the Flash memory.
The mode select pins, M[2:0], and the variant select pins,
VS[2:0] are sampled when the FPGA’s INIT_B output goes
High and must be at defined logic levels during this time.
After configuration, when the FPGA’s DONE output goes
High, these pins are all available as full-featured user-I/O
pins.
Similarly, the FPGA’s HSWAP pin must be Low to
enable pull-up resistors on all user-I/O pins or High to
disable the pull-up resistors. The HSWAP control must
remain at a constant logic level throughout FPGA
configuration. After configuration, when the FPGA’s DONE
output goes High, the HSWAP pin is available as
full-featured user-I/O pin and is powered by the VCCO_0
supply.
In a single-FPGA application, the FPGA’s DOUT pin is not
used but is actively driving during the configuration process.
W
Table 54: Example SPI Flash PROM Connections and Pin Naming
SPI Flash Pin
FPGA Connection
STMicro
NexFlash
Silicon
Storage
Technology
Atmel
DataFlash
DATA_IN
MOSI
D
DI
SI
DATA_OUT
DIN
Q
DO
SO
SELECT
CSO_B
S
CS
CE#
CS
CLOCK
CCLK
C
CLK
SCK
WR_PROTECT
Not required for FPGA configuration. Must be High
to program SPI Flash. Optional connection to
FPGA user I/O after configuration.
W
WP
WP#
WP
HOLD
(see Figure 53)
Not required for FPGA configuration but must be
High during configuration. Optional connection to
FPGA user I/O after configuration. Not applicable
to Atmel DataFlash.
HOLD
HOLD#
N/A
RESET
(see Figure 54)
Only applicable to Atmel DataFlash. Not required
for FPGA configuration but must be High during
configuration. Optional connection to FPGA user
I/O after configuration. Do not connect to FPGA’s
PROG_B as this will prevent direct programming of
the DataFlash.
N/A
RESET
RDY/BUSY
(see Figure 54)
Only applicable to Atmel DataFlash and only
available on certain packages. Not required for
FPGA configuration. Output from DataFlash
PROM. Optional connection to FPGA user I/O after
configuration.
N/A
RDY/BUSY
W
P
Table 55: Serial Peripheral Interface (SPI) Connections
Pin Name
FPGA
Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When Low
during configuration, enables pull-up
resistors in all I/O pins to respective I/O
bank VCCO input.
0: Pull-ups during configuration
1: No pull-ups
Drive at valid logic level
throughout configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA
configuration mode. See Design
M2 =0, M1 =0, M0 =1.
Sampled when INIT_B goes
High.
User I/O
P
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3S500E-4FGG320I | IC FPGA SPARTAN-3E 500K 320-FBGA |
| XC6SLX25-N3CSG324C | IC FPGA SPARTAN-6 324CSBGA |
| 93LC86CT-I/MNY | IC EEPROM SER 16K 2.5V 8TDFN |
| XC6SLX25-N3FTG256I | IC FPGA SPARTAN-6 256FBGA |
| XC6SLX25-2FT256I | IC FPGA SPARTAN 6 256FTGBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S500E-5FT256C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 657MHZ 90NM 1.2V 256F - Trays |
| XC3S500E-5FTG256C | 功能描述:IC FPGA SPARTAN-3E 500K 256FTBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XC3S500E-5PQ208C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 657MHZ 90NM 1.2V 208P - Trays |
| XC3S500E-5PQG208C | 功能描述:IC FPGA SPARTAN-3E 500K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S50-4CP132I | 制造商:Rochester Electronics LLC 功能描述: 制造商:Xilinx 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。