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參數(shù)資料
| 型號： | XC5210-5PC84I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 53/73頁 |
| 文件大?。?/td> | 598K |
| 代理商： | XC5210-5PC84I |
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R
November 5, 1998 (Version 5.2)
7-135
XC5200 Series Field Programmable Gate Arrays
7
* VQ64 package supports Master Serial, Slave Serial, and Express configuration modes only.
Additional No Connect (N.C.) Connections on TQ144 Package
Notes:
Boundary Scan Bit 0 = TDO.T
Boundary Scan Bit 1 = TDO.O
Boundary Scan Bit 1056 = BSCAN.UPD
Pin Locations for XC5204 Devices
The following table may contain pinout information for unsupported device/package combinations. Please see the
availability charts elsewhere in the XC5200 Series data sheet for availability information.
CCLK
VCC
I/O (TDO)
GND
I/O (A0, WS)
GCK4 (A1, I/O)
I/O (A2, CS1)
I/O (A3)
GND
I/O (A4)
I/O (A5)
I/O
I/O
I/O (A6)
I/O (A7)
GND
48
-
49
-
50
51
52
-
-
-
53
-
-
54
55
56
73
74
75
76
77
78
79
80
-
81
82
-
-
83
84
1
77
78
79
80
81
82
83
84
-
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89
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91
74
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76
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81
-
82
83
84
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86
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108
109
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111
112
115
116
118
121
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123
124
125
126
127
R2
P3
T1
N3
R1
P2
P1
N1
L3
K3
K2
K1
J1
J2
J3
H2
-
-
0
-
9
15
18
21
-
27
30
33
39
42
45
-
74.
75.
76.
77.
78.
79.
80.
81.
82.
83.
84.
TQ144
135
136
140
141
4
5
9
10
25
26
30
31
41
42
46
47
62
63
67
68
77
78
82
83
98
99
103
104
113
114
117
119
120
Pin
Description
VCC
I/O (A8)
I/O (A9)
I/O
I/O
I/O (A10)
I/O (A11)
I/O
I/O
GND
I/O
I/O
I/O (A12)
I/O (A13)
I/O
PC84
2
3
4
-
-
5
6
-
-
-
-
-
7
8
-
PQ100
92
93
94
95
96
97
98
-
-
-
-
-
99
100
-
VQ100
89
90
91
92
93
94
95
-
-
-
-
-
96
97
-
TQ144
128
129
130
131
132
133
134
135
136
137
-
-
138
139
140
PG156
H3
H1
G1
G2
G3
F1
F2
E1
E2
F3
D1
D2
E3
C1
C2
PQ160
142
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144
145
146
147
148
149
150
151
152
153
154
155
156
Boundary Scan Order
-
78
81
87
90
93
99
102
105
-
111
114
117
123
126
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
Pin
Description
VQ64*
PC84
PQ100
VQ100
TQ144
PG156
Boundary Scan Order
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PDF描述 |
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