參數(shù)資料
型號： XRT72L50
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 11/475頁
文件大?。?/td> 5760K
代理商： XRT72L50
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.3
IX
SIZE
...................................................................................................................................................... 211
Figure 86. Flow Chart depicting the Functionality of the LAPD Receiver .......................................... 212
4.3.4 The Receive Overhead Data Output Interface ...................................................................................... 212
Figure 87. A Simple Illustration of the Receive Overhead Output Interface block ............................. 213
T
ABLE
41: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
................................................................................................................................ 214
Figure 88. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 1). ............................................................................................................ 214
T
ABLE
42: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
O-
HF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
....................................................................................................................................................... 215
Figure 89. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method
1). ........................................................................................................................................................ 217
T
ABLE
43: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2) ............................................................................................................. 218
Figure 90. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 2). ............................................................................................................ 219
T
ABLE
44: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
((
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
220
Figure 91. Illustration of the signals that are output via the Receive Overhead Data Output Interface block
(for Method 2). ..................................................................................................................................... 222
4.3.5 The Receive Payload Data Output Interface ......................................................................................... 222
Figure 92. A Simple illustration of the Receive Payload Data Output Interface block ........................ 223
T
ABLE
45: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
N
-
TERFACE
BLOCK
.................................................................................................................................... 224
Figure 93. Illustration of the XRT72L50 DS3/E3 Framer IC being interfaced to the Receive Terminal Equip-
ment (Serial Mode Operation) ............................................................................................................. 225
Figure 94. An Illustration of the behavior of the signals between the Receive Payload Data Output Interface
block of the XRT72L50 and the Terminal Equipment (Serial Mode Operation) .................................. 226
Figure 95. Illustration of the XRT72L50 DS3/E3 Framer IC being interfaced to the Receive Section of the
Terminal Equipment (Nibble-Mode Operation) ................................................................................... 227
Figure 96. An Illustration of the Behavior of the signals between the Receive Payload Data Output Interface
Block of the XRT72L50 and the Terminal Equipment (Nibble-Mode Operation). ............................... 228
4.3.6 Receive Section Interrupt Processing ................................................................................................... 228
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 229
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 229
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 230
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 230
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 231
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 231
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 231
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 232
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 232
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 233
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 233
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 234
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 234
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 234
R
X
DS3 I
NTERRUPT
S
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 235
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ...................................................................................... 235
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 235
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 236
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 236
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 236
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PDF描述
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XRT72L50-75L00DPC 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L00D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50-75L00PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L00. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC withT73LC00A+T71D00 RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L50IQ-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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