參數(shù)資料
型號： XRT72L50
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 18/475頁
文件大?。?/td> 5760K
代理商： XRT72L50
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XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.3
á
PRELIMINARY
XVI
6.2.4 The Transmit E3 Framer Block .............................................................................................................. 380
Figure 177. A Simple Illustration of the Transmit E3 Framer Block and the associated paths to other Func-
tional Blocks ........................................................................................................................................ 381
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 382
T
ABLE
78: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIG
-
URATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
.................................. 382
T
ABLE
79: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
................................................ 382
6.2.5 The Transmit E3 Line Interface Block ................................................................................................... 383
Figure 178. Approach to Interfacing the XRT72L50 Framer IC device to the XRT73L00 DS3/E3/STS-1 LIU
384
Figure 179. A Simple Illustration of the Transmit E3 LIU Interface block ........................................... 385
Figure 180. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3
LIU Interface is operating in the Unipolar Mode .................................................................................. 385
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 386
T
ABLE
80: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ON
-
TROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
................................... 386
Figure 181. Illustration of AMI Line Code ........................................................................................... 387
Figure 182. Illustration of two examples of HDB3 Encoding .............................................................. 387
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 388
T
ABLE
81: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
I
-
POLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
.................................... 388
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 388
T
ABLE
82: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 388
Figure 183. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the rising edge of TxLineClk ............................................................ 389
Figure 184. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the falling edge of TxLineClk ........................................................... 389
6.2.6 Transmit Section Interrupt Processing .................................................................................................. 389
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 390
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 390
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 391
6.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L50 (E3 M
ODE
O
PERATION
) .................................................................... 391
Figure 185. A Simple Illustration of the Receive Section of the XRT72L50, when it has been configured to
operate in the E3 Mode ....................................................................................................................... 391
6.3.1 The Receive E3 LIU Interface Block ...................................................................................................... 391
Figure 186. A Simple Illustration of the Receive E3 LIU Interface Block ............................................ 392
Figure 187. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data
393
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 393
T
ABLE
83: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 393
Figure 188. Illustration on how the XRT72L50 Receive E3 Framer is interfaced to the XRT73L00 Line In-
terface Unit while operating in the Bipolar mode (one channel shown) ............................................... 394
Figure 189. Illustration of AMI Line Code ........................................................................................... 395
Figure 190. Illustration of two examples of HDB3 Decoding .............................................................. 395
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 396
T
ABLE
84: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EG
-
ISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................... 396
Figure 191. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
RxNEG are to be sampled on the rising edge of RxLineClk ................................................................ 397
Figure 192. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
RxNEG are to be sampled on the falling edge of RxLineClk ............................................................... 397
6.3.2 The Receive E3 Framer Block ............................................................................................................... 397
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PDF描述
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參數(shù)描述
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XRT72L50-75L00PCI 功能描述:網絡控制器與處理器 IC with T75L00. RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50ES-PCI 功能描述:網絡控制器與處理器 IC withT73LC00A+T71D00 RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L50IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L50IQ-F 功能描述:網絡控制器與處理器 IC RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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