參數(shù)資料
型號(hào)： XRT72L52
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁(yè)數(shù)： 11/481頁(yè)
文件大小： 2636K
代理商： XRT72L52
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á
XRT72L52
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.3
IX
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ........................................................................ 215
R
X
DS3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .......................................................................... 215
T
ABLE
41: T
HE
R
ELATIONSHIP
BETWEEN
R
X
LAPDT
YPE
[1:0]
AND
THE
RESULTING
LAPD M
ESSAGE
TYPE
AND
SIZE
...................................................................................................................................................... 216
Figure 86. Flow Chart depicting the Functionality of the LAPD Receiver .......................................... 217
4.3.4 The Receive Overhead Data Output Interface ...................................................................................... 217
Figure 87. A Simple Illustration of the Receive Overhead Output Interface block ............................. 218
T
ABLE
42: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
................................................................................................................................ 219
Figure 88. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 1). ............................................................................................................ 219
T
ABLE
43: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
O-
HF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
....................................................................................................................................................... 220
Figure 89. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method
1). ........................................................................................................................................................ 222
T
ABLE
44: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2) ............................................................................................................. 223
Figure 90. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 2). ............................................................................................................ 224
T
ABLE
45: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
((
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
225
Figure 91. Illustration of the signals that are output via the Receive Overhead Data Output Interface block
(for Method 2). ..................................................................................................................................... 227
4.3.5 The Receive Payload Data Output Interface ......................................................................................... 227
Figure 92. A Simple illustration of the Receive Payload Data Output Interface block ........................ 228
T
ABLE
46: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
N
-
TERFACE
BLOCK
.................................................................................................................................... 229
Figure 93. Illustration of the XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Terminal Equip-
ment (Serial Mode Operation) ............................................................................................................. 230
Figure 94. An Illustration of the behavior of the signals between the Receive Payload Data Output Interface
block of the XRT72L52 and the Terminal Equipment (Serial Mode Operation) .................................. 231
Figure 95. Illustration of the XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Section of the
Terminal Equipment (Nibble-Mode Operation) ................................................................................... 232
Figure 96. An Illustration of the Behavior of the signals between the Receive Payload Data Output Interface
Block of the XRT72L52 and the Terminal Equipment (Nibble-Mode Operation). ............................... 233
4.3.6 Receive Section Interrupt Processing ................................................................................................... 233
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 234
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 234
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 235
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 235
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 236
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 236
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 236
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 237
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 237
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 238
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 238
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 239
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) ......................................................... 239
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 239
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) .................................................................... 240
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ...................................................................................... 240
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) .................................................................... 240
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