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參數(shù)資料
| 型號(hào)： | XRT72L52 |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP160 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 16/481頁(yè) |
| 文件大?。?/td> | 2636K |
| 代理商： | XRT72L52 |
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XRT72L52
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.3
á
PRELIMINARY
XIV
TERFACE
BLOCK
.................................................................................................................................... 329
Figure 150. Illustration of the Terminal Equipment being interfaced to the Receive Payload Data Input In-
terface Block of the XRT72L52 Framer IC (Serial Mode Operation) ................................................... 330
Figure 151. An Illustration of the behavior of the signals between the Receive Payload Data Output Inter-
face block of the XRT72L52 and the Terminal Equipment .................................................................. 331
Figure 152. Illustration of the XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Section of the
Terminal Equipment (Nibble-Parallel Mode Operation) ....................................................................... 332
Figure 153. Illustration of the signals that are output via the Receive Payload Data Output Interface block
(for Nibble-Parallel Mode Operation). .................................................................................................. 333
5.3.6 Receive Section Interrupt Processing ................................................................................................... 333
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 334
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 334
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 335
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 335
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 336
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 336
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 336
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 337
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 337
R
X
E3 I
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 338
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 338
R
X
E3 I
NTERRUPT
ENABLE R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ................................................................ 339
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 339
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 340
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 340
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 340
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 341
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 341
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 342
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 342
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ............................................................................ 342
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ............................................................................ 343
6.0 E3/ITU-T G.832 Operation of the XRT72L52 ..................................................................................... 344
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 344
6.1 D
ESCRIPTION
OF
THE
E3, ITU-T G.832 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
YTES
........................................ 344
Figure 154. Illustration of the E3, ITU-T G.832 Framing Format. ....................................................... 344
6.1.1 Definition of the Overhead Bytes ........................................................................................................... 344
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 345
T
ABLE
69: D
EFINITION
OF
THE
T
RAIL
T
RACE
B
UFFER
B
YTES
,
WITHIN
T
HE
E3, ITU-T G.832 F
RAMING
F
ORMAT
345
T
HE
M
AINTENANCE
AND
A
DAPTATION
(
MA
)
BYTE
FORMAT
........................................................................ 346
T
ABLE
70: A L
ISTING
OF
THE
V
ARIOUS
P
AYLOAD
T
YPE
V
ALUES
AND
THEIR
CORRESPONDING
M
EANING
... 347
6.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L52 (E3 M
ODE
O
PERATION
) .................................................................. 347
Figure 155. A Simple Illustration of the Transmit Section, within the XRT72L52, when it has been configured
to operate in the E3 Mode ................................................................................................................... 348
6.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 348
Figure 156. A Simple Illustration of the Transmit Payload Data Input Interface Block ....................... 349
T
ABLE
71: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
N
-
TERFACE
............................................................................................................................................... 350
Figure 157. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 1 (Serial/Loop-Timed) Operation ........................................ 352
Figure 158. Behavior of the Terminal Interface signals between the Transmit Payload Data Input Interface
block of the XRT72L52 and the Terminal Equipment (for Mode 1 Operation) .................................... 353
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 353
Figure 159. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
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