參數(shù)資料
型號： XRT72L52
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 9/481頁
文件大?。?/td> 2636K
代理商： XRT72L52
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á
XRT72L52
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.3
VII
Figure 63. Flow Chart depict how to use the LAPD Transmitter ........................................................ 180
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 181
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 181
4.2.4 The Transmit DS3 Framer Block ........................................................................................................... 181
Figure 64. A Simple Illustration of the Transmit DS3 Framer Block and the associated paths to other Func-
tional Blocks ........................................................................................................................................ 182
T
X
DS3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ........................................................................ 183
T
ABLE
28: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
7 (T
X
Y
ELLOW
A
LARM
)
WITHIN
THE
T
X
DS3 C
ON
-
FIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
.......................... 183
T
ABLE
29: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
6 (T
X
X-B
ITS
)
WITHIN
THE
T
X
DS3 C
ONFIGURA
-
TION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
..................................... 183
T
ABLE
30: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
5 (T
X
I
DLE
)
WITHIN
THE
T
X
DS3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
A
CTION
.......................................................... 184
T
ABLE
31: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
4 (T
X
AIS P
ATTERN
)
WITHIN
THE
T
X
DS3 C
ON
-
FIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
.......................... 184
T
ABLE
32: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (T
X
LOS)
WITHIN
THE
T
X
DS3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
............................................. 185
T
X
DS3 M-B
IT
M
ASK
R
EGISTER
, A
DDRESS
= 0
X
35 ............................................................................... 185
T
X
DS3 F-B
IT
M
ASK
1 R
EGISTER
, A
DDRESS
= 0
X
36 .............................................................................. 186
T
X
DS3 F-B
IT
M
ASK
2 R
EGISTER
, A
DDRESS
= 0
X
37 .............................................................................. 186
T
X
DS3 F-B
IT
M
ASK
3 R
EGISTER
, A
DDRESS
= 0
X
38 .............................................................................. 186
T
X
DS3 F-B
IT
M
ASK
4 R
EGISTER
, A
DDRESS
= 0
X
39 .............................................................................. 186
4.2.5 The Transmit DS3 Line Interface Block ................................................................................................. 186
Figure 65. Approach to Interfacing the XRT72L52 Framer IC to the XRT7302 DS3/E3/STS-1 Transmitter
LIU (one channel shown) .................................................................................................................... 187
Figure 66. A Simple Illustration of the Transmit DS3 LIU Interface block .......................................... 188
Figure 67. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3
LIU Interface is operating in the Unipolar Mode .................................................................................. 188
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 189
T
ABLE
33: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ON
-
TROL
R
EGISTER
AND
THE
T
RANSMIT
DS3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
................................ 189
Figure 68. Illustration of AMI Line Code ............................................................................................. 190
Figure 69. Illustration of two examples of B3ZS Encoding ................................................................. 190
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 191
T
ABLE
34: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/B3ZS*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
I
-
POLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
DS3 LIU I
NTERFACE
B
LOCK
................................. 191
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 191
T
ABLE
35: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 191
Figure 70. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the rising edge of TxLineClk ............................................................ 192
Figure 71. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the falling edge of TxLineClk ........................................................... 192
4.2.6 Transmit Section Interrupt Processing .................................................................................................. 192
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 193
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31) .................................. 193
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31) .................................. 194
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ................................................... 194
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ................................................... 195
4.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L52 (DS3 M
ODE
O
PERATION
) ................................................................. 195
Figure 72. A Simple Illustration of the Receive Section of the XRT72L52, when it has been configured to
operate in the DS3 Mode .................................................................................................................... 195
4.3.1 The Receive DS3 LIU Interface Block ................................................................................................... 195
Figure 73. A Simple Illustration of the Receive DS3 LIU Interface Block ........................................... 196
Figure 74. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data
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XRT72L52ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52IQ 制造商:EXAR 制造商全稱:EXAR 功能描述:TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52IQ-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52IQTR-F 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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