參數(shù)資料
型號(hào)： XRT72L52
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁(yè)數(shù)： 12/481頁(yè)
文件大?。?/td> 2636K
代理商： XRT72L52
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XRT72L52
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.3
á
PRELIMINARY
X
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 241
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) ..................................................................... 241
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 241
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) ..................................................................... 242
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 242
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 243
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 243
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 244
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 244
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ......................................................................... 245
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ......................................................................... 245
5.0 E3/ITU-T G.751 Operation of the XRT72L52 ..................................................................................... 246
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 246
5.1 D
ESCRIPTION
OF
THE
E3, ITU-T G.751 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
........................................... 246
Figure 97. Illustration of the E3, ITU-T G.751 Framing Format. ......................................................... 246
5.1.1 Definition of the Overhead Bits .............................................................................................................. 246
5.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L52 (E3, ITU-T G.751 M
ODE
O
PERATION
) ............................................ 247
Figure 98. A Simple Illustration of the XRT72L52 Transmit Section when it has been configured to operate
in the E3 Mode .................................................................................................................................... 247
5.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 247
Figure 99. A Simple Illustration of the Transmit Payload Data Input Interface Block ......................... 248
T
ABLE
47: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
N
-
TERFACE
............................................................................................................................................... 249
Figure 100. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 1 (Serial/Loop-Timed) Operation ........................................ 250
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 251
Figure 101. Behavior of the Terminal Interface signals between the XRT72L52 Transmit Payload Data Input
Interface block and the Terminal Equipment (for Mode 1 Operation) .................................................. 253
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 253
Figure 102. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 2 (Serial/Local-Timed/Frame-Slave) Operation .................. 254
Figure 103. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment
(Mode 2 Operation) ............................................................................................................................. 255
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 255
Figure 104. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 3 (Serial/Local-Time/Frame-Master) Operation .................. 256
Figure 105. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment
(E3 Mode 3 Operation) ........................................................................................................................ 257
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 257
Figure 106. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 4 (Nibble-Parallel/Loop-Timed) Operation .......................... 258
Figure 107. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment
(Mode 4 Operation) ............................................................................................................................. 259
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 259
Figure 108. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 5 (Nibble-Parallel/Local-Timed/Frame-Slave) Operation .... 261
Figure 109. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment
(E3, Mode 5 Operation) ....................................................................................................................... 262
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 262
Figure 110. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L52 for Mode 6 (Nibble-Parallel/Local-Timed/Frame-Master) Operation .. 263
Figure 111. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment
(E3 Mode 6 Operation) ........................................................................................................................ 264
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 264
5.2.2 The Transmit Overhead Data Input Interface ........................................................................................ 264
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