參數(shù)資料
型號(hào)： XRT74L73IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁(yè)數(shù)： 111/488頁(yè)
文件大?。?/td> 2829K
代理商： XRT74L73IB
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
PRELIMINARY
REV. P1.0.1
112
2.2.2.5Data Path Integrity Check
The Transmit Cell Processor provides for some
performance monitoring of the communication link
between the various UNIs, over the “ATM Switching
System”. This performance monitoring feature is re-
ferred to as the “Data Path Integrity Check”.
The Receive Cell Processor, or some equivalent entity,
within a UNI device, will (after performing HEC byte
verification) write a “Data Path Integrity Check” pattern
into each cell prior to its being read and processed by
the ATM Layer processor. This cell (with the “Data
Path Integrity Check” pattern) will be routed through
the ATM switch, and possibly throughout the Wide Ar-
ea Network (WAN); before arriving to the Transmit
UTOPIA Interface block of a given XRT74L73 DS3/
E3 UNI. The Transmit Cell Processor will read in this
cell from the TxFIFO, and will, prior to inserting a new
HEC byte into the cell, read in the fifth octet from the
TxFIFO and check it for a specific pattern or value.
The Transmit Cell Processor can be configured to
check for either a constant “55h” pattern or an alter-
nating pattern of “55h” and “AAh” for each cell. The
Transmit Cell Processor can also be configured to
generate an interrupt if a Data Path Integrity Test
fails. This can all be can accomplished by writing the
appropriate data to the “TxCP Control” Register (Ad-
dress = 60h). The bit format (with the relevant bit fields
shaded) of this register is shown below.
Note:
1.
The “Data Path Integrity Check” feature is disabled
if the Transmit (and Receive) UTOPIA Interface
blocks have been configured to handle 52 byte cells.
2.
This “Data Path Integrity Test” is only performed on
user cells. The Transmit Cell Processor does not per-
form this test on OAM or Idle Cells.
The role that each of these “shaded” bit field plays is
presented below.
Bit 4—TDPChk Pat—Test Data Path Integrity Check
Pattern
The Transmit Cell Processor is always checking for a
specific pattern in the fifth octet of a user cell re-
trieved from the TxFIFO. This “Read/Write” bit allows
for specifying the octet pattern that the Transmit Cell
Processor should be checking for. The following table
relates the contents of this bit field to the octet pattern
expected by the Transmit Cell Processor.
PMON Transmitted Idle Cell Count—LSB (Address = 39h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx Idle Cell Count—Low Byte
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
0
TxCP Control Register (Address = 60h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Scrambler
Enable
Coset
Enable
HEC Insert
Enable
TDPChk
Pattern
GFC Insert
Enable
TDPErr Interrupt
Enable
Idle Cell
HEC CalEn
TDPErr Interrupt
Status
R/W
R/W
R/W
R/W
R/W
R/W
R/W
RUR
T
ABLE
12: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
4 (TDPC
HK
P
AT
)
WITHIN
THE
T
X
CP C
ONTROL
R
EGISTER
,
AND
THE
“D
ATA
P
ATH
I
NTEGRITY
C
HECK
” P
ATTERN
THAT
THE
T
RANSMIT
C
ELL
P
ROCESSOR
WILL
LOOK
FOR
IN
THE
5
TH
OCTET
OF
EACH
INCOMING
USER
CELL
TDPC
HK
P
AT
“D
ATA
P
ATH
I
NTEGRITY
P
ATTERN
” E
XPECTED
BY
THE
T
RANSMIT
C
ELL
P
ROCESSOR
0
Transmit Cell Processor expects an alternating “55h/AAh” pattern for the value of the fifth octet of the cells
received from the TxFIFO.
1
Transmit Cell Processor expects a constant “55h” pattern for the value of the fifth octet of the cells received from
the TxFIFO.
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