參數(shù)資料
型號(hào)： XRT74L73IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁(yè)數(shù)： 82/488頁(yè)
文件大?。?/td> 2829K
代理商： XRT74L73IB
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.0.1
PRELIMINARY
83
2.1.2Functional Description of the Transmit UTO-
PIA Interface
The purposes of the Transmit UTOPIA interface block
are to:
Receive ATM cell data from the AAL or ATM Layer
processor.
Make these cells available to the Transmit Cell
Processor block.
Provide some form of flow control of cell data from
the ATM Layer processor (via the TxUClav output
pin).
Check the parity of the data received from the ATM
Layer processor, with an option to discard errored
cells.
Detect and discard “Runt” cells, and resume normal oper-
ation afterwards.
The Transmit UTOPIA Interface block consists of the
following sub-blocks.
Transmit UTOPIA Input Interface
Transmit UTOPIA Configuration/Status Registers
Transmit UTOPIA FIFO Manager
Transmit UTOPIA Cell FIFO (TxFIFO)
The Transmit UTOPIA Interface block consists of an
input interface which complies to the “UTOPIA Level
2 interface specifications”, and the TxFIFO. The width of
the Transmit UTOPIA data bus is user-configurable to 8
or 16 bits. The incoming data bytes or words (16 bits) are
checked for odd-parity. The computed parity bit is then
compared with that presented at the TxUPrty input pin,
while the corresponding data byte [word] is present at
the TxUData[15:0] input. Interrupts are generated up-
on error conditions. Cells with parity error may be
dropped if enabled through a register setting.
The Transmit UTOPIA Interface block can be config-
ured to process 52, 53, or 54 bytes per cell. If the
transmit UTOPIA Interface block detects a “runt” cell
(e.g., a cell that is smaller than what the Transmit
UTOPIA Interface block has been configured to
handle), it will generate an interrupt to the local μP,
discard this “Runt” cell, and resume normal operation.
The physical depth of the TxFIFO is sixteen cells with
the operating FIFO depth user-configurable to four,
eight, twelve or sixteen cells by register settings. The
incoming data (from the ATM Layer processor) is writ-
ten into the TxFIFO where it can be read-in and fur-
ther processed by the Transmit Cell Processor. A
FIFO manager maintains the TxFIFO and indicates
FIFO empty, FIFO full, cell space available, etc.
Figure 4 presents a functional block diagram of the
Transmit UTOPIA Interface Block.
F
IGURE
3. S
IMPLE
B
LOCK
D
IAGRAM
OF
T
RANSMIT
UTOPIA I
NTERFACE
To Transmit Cell Processor
TxUClk
TxUData[15:0]
TxUPrty
TxUSoC
TxUEn
TxUClav
TxUAddr [4:0]
Transmit Utopia
Interface
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PDF描述
XRT74L74 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L74 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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