Rev. 1.01 Input Frequency PLL1 Output Frequency PLL2 Output Frequency Value to Write to D4 – D1 in CR0 56kHz 1.544MHz 2.048MHz 0011 " />
參數(shù)資料
型號： XRT8001IDTR-F
廠商： Exar Corporation
文件頁數(shù)： 17/48頁
文件大?。?/td> 0K
描述： IC WAN CLOCK E1/E1 DUAL 18SOIC
產(chǎn)品變化通告： Packaging Change 15/Jul/2010
標準包裝： 1,000
類型： 時鐘/頻率發(fā)生器
PLL： 是
主要目的： 以太網(wǎng)（WAN），T1/E1
輸入： 時鐘
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無/無
頻率 - 最大： 16.384kHz
電源電壓： 3.3 V ~ 5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 18-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 18-SOIC
包裝： 帶卷 (TR)
XRT8001
24
Rev. 1.01
Input
Frequency
PLL1 Output
Frequency
PLL2 Output
Frequency
Value to Write to
D4 – D1 in CR0
56kHz
1.544MHz
2.048MHz
0011
64kHz
1.544MHz
2.048MHz
0111
Table 5. Listing of “Input Frequency” and “Output Frequency”
Cases for “Reverse/Master” Mode Operation
Step 3 – Upon reviewing Table 5, write the listed value
(under the “Value to Write to D4 – D1 in CR0” register)
into the D4 through D1 bit-fields within Command
Register CR0, as illustrated below:
Command Register CR0 (Address = 0x00)
D4
D3
D2
D1
D0
IOC4
IOC3
IOC2
IOC1
PL1EN
Value to Write to D4 – D1 in CR0
X
Note:
If the user wishes to output a clock signal via the
CLK1 output signal, then he/she should also write a “1” into
the “PL1EN” bit-field within Command Register CR0.
This step configures the XRT8001 to operate in the
“Reverse/Master” Mode.
Step 4 – Write a “1” into the “PL2EN” bit-field within
Command Register CR1 (if you wish to output a clock
signal via the “CLK2” output pin), as illustrated below:
Command Register, CR1 (Address = 0x01)
D4
D3
D2
D1
D0
M4
M3
M2
M1
PL2EN
Don’t Care
1
Notes:
1. The value of the “D4 through D1” bit-fields within
Command Register, CR1 are “Don’t Care”.
2. The contents of Command Registers CR2 and
CR3 are “Don’t Care”.
Step 5 – Enable any of the following output signals as
appropriate: SYNC”, CLK1, CLK2 and LOCKDET.
This is accomplished by writing a “1” into the corre-
sponding bit-fields, within Command Register CR4, as
illustrated below:
Command Register CR4, (Address = 0x04)
D4
D3
D2
D1
D0
SYNCEN
CLK1EN
CLK2EN
LDETDIS2
LDETDIS1
1
0
Note: For information on the “LDETDIS1” and “LDETDIS2”
bit-fields, please see Table 3.
6.2 The “Fractional T1/E1 Reverse/Master” Mode
When the XRT8001 WAN Clock has been configured to
operate in the “Fractional T1/E1 Reverse/Master"
Mode, then it will accept either a “P x 56kHz” or a “P x
64kHz” clock signal via the “FIN” input pin (pin 3). In
response, the XRT8001 will output either a 1.544MHz
or a 2.048MHz clock signal via the CLK1 and/or CLK2
outputs.
A simple illustration of the XRT8001 WAN Clock,
operating in the “Fractional T1/E1 Reverse/Master”
Mode is presented in Figure 15.
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XRT8010IL 制造商:EXAR 制造商全稱:EXAR 功能描述:312MHZ CLOCK & CRYSTAL MULTIPLIER WITH LVDS OUTPUTS
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