Rev. 1.01 In this case, the user must set the “E1/T1* SELECT” signal to “HIGH”, order to select “E1 rates” (2.048MHz). By doing this" />
參數(shù)資料
型號(hào)： XRT8001IDTR-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 35/48頁(yè)
文件大?。?/td> 0K
描述： IC WAN CLOCK E1/E1 DUAL 18SOIC
產(chǎn)品變化通告： Packaging Change 15/Jul/2010
標(biāo)準(zhǔn)包裝： 1,000
類(lèi)型： 時(shí)鐘/頻率發(fā)生器
PLL： 是
主要目的： 以太網(wǎng)（WAN），T1/E1
輸入： 時(shí)鐘
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 16.384kHz
電源電壓： 3.3 V ~ 5 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 18-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 18-SOIC
包裝： 帶卷 (TR)
XRT8001
40
Rev. 1.01
In this case, the user must set the “E1/T1* SELECT”
signal to “HIGH”, order to select “E1 rates” (2.048MHz).
By doing this, the 2.048MHz clock signal (from the T1/
E1 LIU) is selected and will be applied to the “FIN” input
of the XRT8001, and the XRT8001 will configured to
operate in the “Master” Mode.
At this point, the user will need to execute the appro-
priate steps in order to configure the XRT8001 into the
1.544MHz
U4
74AHCT193
15
1
10
9
5
4
11
14
3
2
6
7
12
13
A
B
C
D
UP
DN
LOAD
CLR
QA
QB
QC
QD
CO
BO
Load-in-64
E1/T1* SELECT
U1
XRT8001
3
18
1
16
17
8
6
13
11
FIN
SCLK
SDO
SDI
CS
MSB
CLK1
CLK2
LOCKDET
+5V
U5A
74AHCT04
1
2
LOCK_DET
1.544MHz
U2
74AHCT157
2
3
5
6
11
10
14
13
1
15
4
7
9
12
1A
1B
2A
2B
3A
3B
4A
4B
A/B
G
1Y
2Y
3Y
4Y
8001_SDO
U3
74AHCT193
15
1
10
9
5
4
11
14
3
2
6
7
12
13
A
B
C
D
UP
DN
LOAD
CLR
QA
QB
QC
QD
CO
BO
1.544MHz or 2.048MHz
Divide-by-193
8kHz or 2.048MHz
8001_SDI
8001_CS
E1/T1* SELECT
1.544MHz or 2.048MHz
8001_SCLK
“E1 to T1 Forward/Master” Mode.
9.1 Hardware and Software Implementation Details
Figure x presents a simple block diagram of a design
that can accept either a 1.544MHz or a 2.048MHz
clock signal, and synthesize a 1.544MHz clock signal.
Now we need to provide some details. Hence, Figure
24 presents a circuit schematic which realizes the
function, depicted in Figure 23.
Next, we describe how to configure the circuitry in
Figure 24 to accept a 2.048MHz clock signal, and
configure it to synthesize a 1.544MHz clock signal by
executing five steps. We also describe how to accept
a 1.544MHz clock signal and configure it to synthesize
a 1.544MHz clock.
9.2 Configuring the Circuitry in Figure 6 to accept
a 2.048MHz clock in order to synthesize a 1.544MHz
output clock.
STEP 1 – Drive the “E1/T1* SELECT” input pin to
“HIGH”. This step configures the “2:1 MUX” to select
and apply the 2.048MHz clock to the “FIN” input of the
XRT8001 WAN Clock, as well as configuring the
XRT8001 WAN Clock into the “Master Mode”.
NOTE: The next steps are devoted to configuring the
XRT8001 WAN Clock into the “E1 to T1 Forward/Master”
Mode.
STEP 2 – Write the binary value “1000” into Command
Register CR0 (within the XRT8001 WAN Clock) as
indicated below.
Command Register, CR0 (Address = 0x00)
D4
D3
D2
D1
D0
IOC4
IOC3
IOC2
IOC1
PL1EN
1
0
1
Figure 24: Hardware Design Implementation of Figure 23.
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PDF描述
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VE-JTV-MX-F1 CONVERTER MOD DC/DC 5.8V 75W
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VE-JTT-MX-F3 CONVERTER MOD DC/DC 6.5V 75W
VE-JTT-MX-F1 CONVERTER MOD DC/DC 6.5V 75W
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XRT8010 制造商:EXAR 制造商全稱(chēng):EXAR 功能描述:312MHZ CLOCK & CRYSTAL MULTIPLIER WITH LVDS OUTPUTS
XRT8010ES 功能描述:鎖相環(huán) - PLL RoHS:否 制造商:Silicon Labs 類(lèi)型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
XRT8010IL 制造商:EXAR 制造商全稱(chēng):EXAR 功能描述:312MHZ CLOCK & CRYSTAL MULTIPLIER WITH LVDS OUTPUTS
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