參數(shù)資料
型號(hào)： XRT94L43A
廠商： Exar Corporation
英文描述： SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
中文描述： 的SONET / SDH OC - 12至12XDS3/E3映射器
文件頁(yè)數(shù)： 12/328頁(yè)
文件大?。?/td> 1648K
代理商： XRT94L43A
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XRT94L43
II
REV. 1.0.2
SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
P
OWER
S
UPPLY
P
INS
............................................................................................................................... 288
VDD = 3.3V............................................................................................................................................ 288
VDD (2.5V) ............................................................................................................................................. 288
G
ROUND
.................................................................................................................................................. 290
N
O
C
ONNECTS
......................................................................................................................................... 290
DC ELECTRICAL CHARACTERISTICS ...................................................................... 292
DC C
HARACTERISTICS
FOR
TTL
INPUT
/CMOS
OUTPUT
............................................................................. 292
DC C
HARACTERISTICS
FOR
LVPECL I/O.................................................................................................. 292
AC ELECTRICAL CHARACTERISTICS....................................................................... 293
1.0 MICROPROCESSOR INTERFACE TIMING FOR REVISION D SILICON ......................................... 293
1.1 MICROPROCESSOR INTERFACE TIMING - ASYNCHRONOUS INTEL MODE.......................................... 293
F
IGURE
5. A
SYNCHRONOUS
M
ODE
1 - I
NTEL
T
YPE
P
ROGRAMMED
I/O T
IMING
(W
RITE
C
YCLE
)....................................................... 293
F
IGURE
6. A
SYNCHRONOUS
M
ODE
1 - I
NTEL
T
YPE
P
ROGRAMMED
I/O T
IMING
(R
EAD
C
YCLE
)......................................................... 293
T
ABLE
1: T
IMING
I
NFORMATION
FOR
THE
M
ICROPROCESSOR
I
NTERFACE
,
WHEN
CONFIGURED
TO
OPERATE
IN
THE
I
NTEL
A
SYNCHRONOUS
M
ODE
......................................................................................................................................................................... 294
1.2 MICROPROCESSOR INTERFACE TIMING - ASYNCHRONOUS MOTOROLA (68K) MODE ..................... 294
F
IGURE
7. A
SYNCHRONOUS
M
ODE
2 - M
OTOROLA
68K P
ROGRAMMED
I/O T
IMING
(W
RITE
C
YCLE
)................................................ 294
F
IGURE
8. A
SYNCHRONOUS
M
ODE
2 - M
OTOROLA
68K P
ROGRAMMED
I/O T
IMING
(R
EAD
C
YCLE
) ................................................. 295
T
ABLE
2: T
IMING
I
NFORMATION
FOR
THE
M
ICROPROCESSOR
I
NTERFACE
WHEN
CONFIGURED
TO
OPERATE
IN
THE
M
OTOROLA
(68K) A
SYN
-
CHRONOUS
M
ODE
........................................................................................................................................................ 295
1.3 MICROPROCESSOR INTERFACE TIMING - POWER PC 403 SYNCHRONOUS MODE ............................ 296
F
IGURE
9. S
YNCHRONOUS
M
ODE
3 - IBM P
OWER
PC 403 I
NTERFACE
T
IMING
(W
RITE
C
YCLE
)....................................................... 296
F
IGURE
10. S
YNCHRONOUS
M
ODE
3 - IBM P
OWER
PC 403 I
NTERFACE
T
IMING
(R
EAD
C
YCLE
)...................................................... 297
T
ABLE
3: T
IMING
I
NFORMATION
FOR
THE
M
ICROPROCESSOR
I
NTERFACE
,
WHEN
CONFIGURED
TO
OPERATE
IN
THE
IBM P
OWER
PC403 M
ODE
297
1.4 MICROPROCESSOR INTERFACE TIMING - IDT3051/52 MODE.................................................................. 298
F
IGURE
11. S
YNCHRONOUS
M
ODE
4 - IDT3051/52 I
NTERFACE
T
IMING
(W
RITE
C
YCLE
)................................................................. 298
F
IGURE
12. S
YNCHRONOUS
M
ODE
4 - IDT3051/52 I
NTERFACE
T
IMING
(R
EAD
C
YCLE
).................................................................. 299
T
ABLE
4: T
IMING
I
NFORMATION
FOR
THE
M
ICROPROCESSOR
I
NTERFACE
,
WHEN
CONFIGURED
TO
OPERATE
IN
THE
IDT3051/52 M
ODE
299
2.0 STS-12/STM-4 TELECOM BUS INTERFACE TIMING INFORMATION............................................. 299
2.1 STS-12/STM-4 TELECOM BUS INTERFACE TIMING INFORMATION......................................................... 300
2.2 THE TRANSMIT STS-12/STM-4 TELECOM BUS INTERFACE TIMING ....................................................... 300
F
IGURE
13. W
AVEFORMS
OF
THE
S
IGNALS
THAT
ARE
OUTPUT
VIA
THE
T
RANSMIT
STS-12/STM-4 T
ELECOM
B
US
I
NTERFACE
......... 300
F
IGURE
14. T
IMING
RELATIONSHIPS
BETWEEN
THE
T
X
SBFP
INPUT
PIN
AND
THE
T
X
A_CLK
OUTPUT
PIN
WITHIN
THE
T
RANSMIT
STS-12/STM-
4 T
ELECOM
B
US
I
NTERFACE
........................................................................................................................................ 301
T
ABLE
5: T
IMING
I
NFORMATION
FOR
THE
T
RANSMIT
STS-12/STM-4 T
ELECOM
B
US
I
NTERFACE
..................................................... 301
2.3 THE RECEIVE STS-12/STM-4 TELECOM BUS INTERFACE TIMING.......................................................... 301
F
IGURE
15. W
AVEFORMS
OF
THE
S
IGNALS
THAT
ARE
I
NPUT
VIA
THE
R
ECEIVE
STS-12/STM-4 T
ELECOM
B
US
I
NTERFACE
.............. 302
T
ABLE
6: T
IMING
I
NFORMATION
FOR
THE
R
ECEIVE
STS-12/STM-4 T
ELECOM
B
US
I
NTERFACE
....................................................... 302
3.0 STS-12/STM-4 PECL INTERFACE TIMING INFORMATION ............................................................. 303
3.1 THE RECEIVE STS-12/STM-4 PECL INTERFACE TIMING........................................................................... 303
F
IGURE
16. W
AVEFORMS
OF
THE
S
IGNALS
THAT
ARE
I
NPUT
VIA
THE
R
ECEIVE
STS-12/STM-4 PECL I
NTERFACE
........................... 303
T
ABLE
7: T
IMING
I
NFORMATION
FOR
THE
R
ECEIVE
STS-12/STM-4 PECL I
NTERFACE
................................................................... 303
3.2 THE TRANSMIT STS-12/STM-4 PECL INTERFACE BLOCK....................................................................... 304
F
IGURE
17. W
AVEFORMS
OF
THE
T
RANSMIT
STS-12/STM-4 PECL I
NTERFACE
S
IGNALS
.............................................................. 304
T
ABLE
8: T
IMING
I
NFORMATION
FOR
THE
T
RANSMIT
STS-12/STM-4 PECL I
NTERFACE
................................................................. 304
4.0 DS3/E3/STS-1 LIU INTERFACE TIMING INFORMATION.................................................................. 304
4.1 INGRESS DS3/E3/STS-1 INTERFACE TIMING.............................................................................................. 304
F
IGURE
18. W
AVEFORMS
OF
THE
DS3/E3/STS-1
SIGNALS
THAT
ARE
INPUT
TO
THE
DS3/E3/STS-1 LIU
INTERFACE
IN
THE
INGRESS
DIREC
-
TION
........................................................................................................................................................................... 305
4.2 INGRESS TIMING FOR DS3/E3 APPLICATIONS.......................................................................................... 305
T
ABLE
9: T
IMING
INFORMATION
FOR
THE
INGRESS
DS3/
E
3/STS-1 LIU
INTERFACE
FOR
DS3/E3
APPLICATIONS
WHEN
THE
DS3/E3
FRAMER
BLOCK
HAS
BEEN
CONFIGURED
TO
SAMPLE
THE
DS3/E3/STS_1_DATA_IN
AND
DS3/E3/STS_1_NEG_IN
INPUT
PINS
UPON
THE
RISING
EDGE
OF
DS3/E3/STS_1_CLOCK_IN ............................................................................................................ 305
T
ABLE
10: T
IMING
I
NFORMATION
FOR
THE
I
NGRESS
DS3/E3/STS-1 LIU I
NTERFACE
FOR
DS3/E3 A
PPLICATIONS
AND
WHEN
THE
DS3/E3
F
RAMER
B
LOCK
HAS
BEEN
CONFIGURED
TO
SAMPLE
THE
DS3/E3/STS_1_DATA_IN
AND
DS3/E3/STS_1_NEG_IN
INPUT
PINS
UPON
THE
FALLING
EDGE
OF
DS3/E3/STS_1_CLOCK_IN ........................................................................................... 306
4.3 INGRESS TIMING FOR STS-1/STM-0 APPLICATIONS ................................................................................ 306
T
ABLE
11: T
IMING
I
NFORMATION
FOR
THE
I
NGRESS
DS3/E3/STS-1 LIU I
NTERFACE
FOR
STS-1/STM-0 A
PPLICATIONS
................. 306
4.4 THE EGRESS DS3/E3/STS-1 INTERFACE TIMING....................................................................................... 306
F
IGURE
19. W
AVEFORMS
OF
THE
DS3/E3/STS-1
SIGNALS
THAT
ARE
OUTPUT
FROM
THE
DS3/E3/STS-1 LIU I
NTERFACE
(
IN
THE
R
ECEIVE
/
E
GRESS
D
IRECTION
).................................................................................................................................................... 307
相關(guān)PDF資料
PDF描述
XRT94L43 SONET/SDH STS-12/STM-4 TO E3/DS3/STS-1 MAPPER/DEMAPPER
XRT94L43IB SONET/SDH STS-12/STM-4 TO E3/DS3/STS-1 MAPPER/DEMAPPER
XRT94L33 highly integrated SONET/SDH terminator
XRT94L33IB highly integrated SONET/SDH terminator
XRT94L55 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT94L43ES-L03 功能描述:界面開(kāi)發(fā)工具 Eval System for XRT94L43 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評(píng)估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V
XRT94L43ES-LC03 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 OC12-12XDS3MAPPER SCORPION 4x T73LC03A RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT94L43ES-R03 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 OC12-12XDS3MAPPER SCORPION 4x T75R03 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT94L43ES-R12 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 OC12-12XDS3MAPPER SCORPION 1x T75R12 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT94L43IB 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Demapper RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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