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參數(shù)資料
| 型號： | μPD750100 |
| 廠商： | NEC Corp. |
| 英文描述： | 32 Bit Single Chip Microcontrollers(32位單片微控制器) |
| 中文描述： | 32位單片機微控制器（32位單片微控制器） |
| 文件頁數(shù)： | 14/66頁 |
| 文件大小： | 417K |
| 代理商： | ΜPD750100 |
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μ
PD705100
14
4. 16-BIT BUS MODE
If the SIZ16B input, sampled at reset, is active, the external bus width becomes 16 bits (16-bit bus mode). In this
mode, the low-order 16 bits (D0-D15) of the data bus are valid, BE2/BH acts as BH and BE3/A1 acts as A1. The high-
order 16 bits (D16-D31) of the data bus enter the high-impedance state.
4.1 16-Bit Bus Sizing
The V830 has a bus sizing function by which, to enable access from the data bus to 16 bits of memory or the
I/O space, data can be transferred using only the low-order 16 bits of the 32-bit data bus.
When the SIZ16B input is activated upon a reset, the external data bus width becomes 16 bits (16-bit bus mode).
In 16-bit bus mode, D16-D31 are all set to the high-impedance state and BE0, BE1, BH, and A1 are output in a way
suited to a 16-bit bus system. Connection to D16-D31 is not necessary. The SIZ16B input can be changed only when
the V830 is reset. It cannot be changed at any other time.
4.1.1 Byte/halfword access
Bus cycles in either of two bus states (Ta and Ts) are used for byte/halfword access.
(1) Upper halfword
During read cycles, data is read from D0-D15.
During write cycles, D16-D31 data read from the write buffer is output to D0-D15.
Figure 4-1 illustrates the operation for upper halfword access. In this figure, B indicates the upper halfword (high-
order 16 bits of the word).
Figure 4-1. Upper Halfword Access
Read cycle
Write cycle
Read buffer
31
Write buffer
31
Internal
operation
unit
Data bus
Internal
operation
unit
Data bus
B
0
16
15
16
15
0
31
B
0
16
15
16
15
0
31
B
B
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PDF描述 |
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參數(shù)描述 |
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| PD75-123K | 功能描述:固定電感器 12uH 10% .085ohm Choke SMT Power Ind RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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