參數(shù)資料
型號： 72V293L6PFG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： FIFO
英文描述： 64K X 18 OTHER FIFO, 4 ns, PQFP80
封裝： GREEN, PLASTIC, TQFP-80
文件頁數(shù)： 20/45頁
文件大?。?/td> 381K
代理商： 72V293L6PFG
27
IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
8K x 18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9/18, 256K x 9/18, 512K x9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V223/233/243/253/263/273/283/293 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
512 x 18, 1K x 9/18, 2K x 9/18, 4K x 9/18, 8K x 9/18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9
FEBRUARY 11, 2009
Figure
9.
Write
Timing
and
First
Data
Word
Latency
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW1
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW1
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAES
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
If
x18
Input
or
x18
Output
bus
Width
is
selected,
D
=
513
for
the
IDT72V223,
1,025
for
the
IDT72V233,
2,049
for
the
IDT72V24
3,
4,097
for
the
IDT72V253,
8,193
for
the
IDT72V263,
16,385
for
the
IDT72V273,
32,769
for
the
IDT72V283
and
65,537
for
the
IDT72V293.
Ifboth
x9
Input
and
x9
Output
bus
Widths
are
selected,
D
=
1,025
for
the
IDT72V223,
2,049
for
the
IDT72V233,
4,097
for
the
IDT
72V243,
8,193
for
the
IDT72V253,
16,385
for
the
IDT72V263,
32,769
for
the
IDT72V273,
65,537
for
the
IDT72V283
and
131,073
for
the
IDT72V293.
6
.
First
data
word
latency:
t
SKEW1
+
2*T
RCLK
+
t
REF
.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
17
RCLK
tDH
tDS
tENS
tSKEW1
(1)
REN
Q
0
-Q
17
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tPAES
tHF
tPAFS
tWFF
W
[D-m+2]
W
1
tENH
4666
drw12
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
]
[
W
D-1
]
[
W
D-1
]
[
W
1
2
相關(guān)PDF資料
PDF描述
72V233L6BCG 1K X 18 OTHER FIFO, 4 ns, PBGA100
72V3613L20PQF 64 X 36 OTHER FIFO, 12 ns, PQFP132
72V3660L6PFG8 4K X 36 OTHER FIFO, 4 ns, PQFP128
7305-0-15-01-47-01-10-0 BERYLLIUM COPPER, TIN LEAD (300) OVER NICKEL FINISH, PCB TERMINAL
7305-0-15-15-47-27-10-0 BERYLLIUM COPPER, GOLD (30) OVER NICKEL FINISH, PCB TERMINAL
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
72V293L7-5BC 功能描述:先進(jìn)先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先進(jìn)先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝:
72V293L7-5BCI 功能描述:先進(jìn)先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先進(jìn)先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝:
72V293L7-5PF 功能描述:先進(jìn)先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先進(jìn)先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝:
72V293L7-5PF8 功能描述:先進(jìn)先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先進(jìn)先出 RoHS:否 制造商:IDT 電路數(shù)量: 數(shù)據(jù)總線寬度:18 bit 總線定向:Unidirectional 存儲容量:4 Mbit 定時類型:Synchronous 組織:256 K x 18 最大時鐘頻率:100 MHz 訪問時間:10 ns 電源電壓-最大:3.6 V 電源電壓-最小:6 V 最大工作電流:35 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-80 封裝:
72V293L7-5PF9 制造商:Integrated Device Technology Inc 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 64K x 18/128K x 9 80-Pin TQFP
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