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參數(shù)資料
| 型號： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 306/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT PCI Bus Interface
PCI Target
79RC32438 User Reference Manual
10 - 38
November 4, 2002
Notes
Memory Read Line
PCI memory read multiple transactions that map to a PCI Base Address (PBAx) register are mapped to
local IPBus read operations. The prefetching behavior is controlled by the Memory Read Line Prefetching
Behavior (MRL) bit. If cleared, the PCI bus interface will prefetch data to the end of the cache line. If the
MRL bit is set, the PCI bus interface will translate a memory read line transaction to a memory read multiple
transaction.
Memory Write and Invalidate
PCI memory write and invalidate transactions that map to a PCI Base Address (PBAx) register are
translated into memory write transactions.
Error Handling
Data parity errors detected during target transactions are handled as defined in the PCI 2.2 Specification
(i.e., the PE bit in the STATUS register is set and PERRN is asserted if the PEN bit is set in the COMMAND
register) and the transaction is completed as though no error was detected (i.e., writes are performed and
reads deliver possibly corrupted data).
Address parity errors detected during target read transactions result in termination of the transaction
with a Target Abort. An IPbus transaction is not generated when an address parity error is detected during a
target read transaction. Address parity errors detected during target write transactions result in termination
of the transaction with a Target Abort. An IPbus transaction is not generated when an address parity error is
detected during a target write transaction.
The PCI bus interface terminates a target read or write transaction with a Target Abort if the address
space monitor detects a PCI master attempting to access an invalid local address range. For more informa-
tion, refer to the Address Space Monitor section in Chapter 4, System Integrity Functions. If the transaction
was a delayed read, a target abort is signaled when the transaction is retried. If the PCI transaction was a
posted write, the transaction is viewed as completed by the PCI bus master and results in the PCI bus inter-
face signalling a PCI system error by asserting SERRN for one PCI clock cycle if the System Error Enable
(SEN) and Parity Error Enable (PEN) bits are set in the COMMAND register.
An address space monitor error detected during servicing of a posted target write transaction may result
in multiple assertions of SERRN. Data for a posted write transaction is queued in the PCI target input FIFO
and segmented into one or more IPBus transactions. Each IPBus transaction is treated independently. If an
undecoded address is detected in an IPBus transaction, the remaining IPBus transaction data in the input
FIFO is discarded and SERRN is asserted for one PCI clock cycle if the SEN and PEN bits are set. Since a
posted PCI write transaction may result in multiple IPBus transactions, this may result in multiple assertions
of SERRN.
PCI Target Control Register
Figure 10.20 PCI Target Control Register (PCITC)
RTIMER
Description:
Retry Timer.
This field specifies the number of PCI clock cycles the PCI interface will wait for the
first data of an access before issuing a retry. The PCI 2.2 specification sets the maximum limit of
this timer at 16 PCI clock cycles, but in some systems it may be necessary to extend this limit.
The minimum retry timer value is eight. Values less than eight are aliased to eight.
Initial Value:
0x10
PCITC
0
31
12
0
RTIMER
8
DTIMER
8
DDT
1
RDR
1
2
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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