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參數(shù)資料
| 型號： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 612/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT
Instruction Set
79RC32355 User Reference Manual
A - 62
November 4, 2002
Notes
JALR
Format:
JALR rs (rd = 31 implied)
JALR rd, rs
MIPS32
MIPS32
Purpose:
To execute a procedure call to an instruction address in a register
Description:
rd
←
return_addr, PC
←
rs
Place the return address link in GPR
rd
. The return link is the address of the second instruction
following the branch, where execution continues after a procedure call.
For processors that do not implement the MIPS16 ASE:
Jump to the effective target address in GPR
rs
. Execute the instruction that follows the
jump, in the branch delay slot, before executing the jump itself.
For processors that do implement the MIPS16 ASE:
Jump to the effective target address in GPR
rs
. Set the
ISA Mode
bit to the value in GPR
rs
bit 0. Bit 0 of the target address is always zero so that no Address Exceptions occur when
bit 0 of the source register is one
At this time the only defined hint field value is 0, which sets default handling of JALR. Future ver-
sions of the architecture may define additional hint values.
Restrictions:
Register specifiers
rs
and
rd
must not be equal, because such an instruction does not have the
same effect when re-executed. The result of executing such an instruction is undefined. This
restriction permits an exception handler to resume execution by re-executing the branch when an
exception occurs in the branch delay slot.
The effective target address in GPR
rs
must be naturally-aligned. For processors that do not
implement the MIPS16 ASE, if either of the two least-significant bits are not zero, an Address
Error exception occurs when the branch target is subsequently fetched as an instruction. For pro-
cessors that do implement the MIPS16 ASE, if bit 0 is zero and bit 1 is one, an Address Error
exception occurs when the jump target is subsequently fetched as an instruction.
Processor operation is
UNPREDICTABLE
if a branch, jump, ERET, DERET, or WAIT instruction
is placed in the delay slot of a branch or jump.
31
26 25
21 20
16 15
11 10
6 5
0
SPECIAL
000000
rs
0
00000
rd
hint
JALR
001001
6
5
5
5
5
6
Jump and Link Register
JALR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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