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參數(shù)資料
| 型號： | A42MX16-3PL100A |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 59/120頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX16-3PL100A |
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43
4958B–AUTO–11/10
Atmel ATA6285/ATA6286 [Preliminary]
Figure 3-16. MCU Start-up, RESET tied to V
CC with Internal Pullup at RESET Pin
Figure 3-17. MCU Start-up, RESET Extended Externally at RESET Pin
3.9.2.2
External Reset
An External Reset is generated by a low level on RESET pin. RESET - pulses longer than the
minimum pulse width (see Table 3-13 on page 42) will generate a reset, even if the clock is not
running. Shorter pulses are not guaranteed to generate a reset. When the applied signal
reaches the Reset Threshold Voltage - V
RST - on its positive edge, the delay counter starts the
MCU after the Time-out period - t
TOUT - has expired.
Figure 3-18. External Reset During Operation at RESET Pin
VPOT
VCC
RESET
INTERNAL
RESET
TIME-OUT
VRST
tTOUT
VPOT
VCC
RESET
INTERNAL
RESET
TIME-OUT
VRST
tTOUT
tRST
VCC
RESET
INTERNAL
RESET
TIME-OUT
VRST
tTOUT
tRST
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX16-3PQ100A | 40MX and 42MX FPGA Families |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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