- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄10036 > AD9257BCPZRL7-65 (Analog Devices Inc)IC ADC 14BIT SRL 65MSPS 64LFCSP PDF資料下載
參數(shù)資料
| 型號： | AD9257BCPZRL7-65 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 14BIT SRL 65MSPS 64LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 位數(shù)： | 14 |
| 采樣率（每秒）： | 65M |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 8 |
| 功率耗散（最大）： | 547mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 8 個(gè)差分 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁當(dāng)前第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁
Data Sheet
AD9257
Rev. A | Page 35 of 40
Output Phase (Register 0x16)
Bit 7—Open
Bits[6:4]—Input Clock Phase Adjust
When the clock divider (Register 0x0B) is used, the applied
clock is at a higher frequency than the internal sampling clock.
Bits[6:4] determine at which phase of the external clock
sampling occurs. This is only applicable when the clock divider
is used. Selecting Bits[6:4] greater than Register 0x0B Bits[2:0]
is prohibited.
Table 19. Input Clock Phase Adjust Options
Input Clock Phase
Adjust, Bits[6:4]
Number of Input Clock Cycles of
Phase Delay
000 (Default)
0
001
1
010
2
011
3
100
4
101
5
110
6
111
7
Bits[3:0]—Output Clock Phase Adjust
Table 20. Output Clock Phase Adjust Options
Output Clock (DCO),
Phase Adjust, Bits[3:0]
DCO Phase Adjustment
(Degrees Relative to D± x Edge)
0000
0
0001
60
0010
120
0011 (Default)
180
0100
240
0101
300
0110
360
0111
420
1000
480
1001
540
1010
600
1011
660
Resolution/Sample Rate Override (Register 0x100)
This register is designed to allow the user to downgrade the device.
Any attempt to upgrade the default speed grade results in a chip
power-down. Settings in this register are not initialized until Bit 0
of the transfer register (Register 0xFF) is written high.
User I/O Control 2 (Register 0x101)
Bits[7:1]—Open
Bit 0—SDIO Pull-Down
Bit 0 can be set to disable the internal 30 kΩ pull-down on the
SDIO pin, which can be used to limit loading when many
devices are connected to the SPI bus.
User I/O Control 3 (Register 0x102)
Bits[7:4]—Open
Bit 3—VCM Power-Down
Bit 3 can be set high to power down the internal VCM
generator. This feature is used when applying an external
reference.
Bits[2:0]—Open
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT7285L12PA8 | IC FIFO 4096X18 12NS 56TSSOP |
| LTC1349IG | IC TXRX 5V RS232 LOW PWR 28-SSOP |
| VI-BTY-MY | CONVERTER MOD DC/DC 3.3V 33W |
| IDT72245LB10PF | IC FIFO 1024X18 SYNC 10NS 64QFP |
| LTC1349IG#PBF | IC TXRX 5V RS232 LOW PWR 28-SSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9257TCPZ-65-EP | 功能描述:14 Bit Analog to Digital Converter 8 Input 8 Pipelined 64-LFCSP-WQ (9x9) 制造商:analog devices inc. 系列:- 包裝:托盤 零件狀態(tài):有效 位數(shù):14 采樣率（每秒）:65M 輸入數(shù):8 輸入類型:差分 數(shù)據(jù)接口:LVDS - 串行 配置:S/H-ADC 無線電 - S/H:ADC:1:1 A/D 轉(zhuǎn)換器數(shù):8 架構(gòu):管線 參考類型:內(nèi)部 電壓 - 電源，模擬:1.7 V ~ 1.9 V 電壓 - 電源，數(shù)字:1.7 V ~ 1.9 V 特性:同步采樣 工作溫度:-55°C ~ 125°C 封裝/外殼:64-WFQFN 裸露焊盤 供應(yīng)商器件封裝:64-LFCSP-WQ（9x9） 標(biāo)準(zhǔn)包裝:1 |
| AD9258 | 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Bit, 80 MSPS/105 MSPS/125 MSPS, 1.8 V Dual Analog-to-Digital Converter (ADC) |
| AD9258-105EBZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Bit, 80 MSPS/105 MSPS/125 MSPS, 1.8 V Dual Analog-to-Digital Converter (ADC) |
| AD9258-125EBZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Bit, 80 MSPS/105 MSPS/125 MSPS, 1.8 V Dual Analog-to-Digital Converter (ADC) |
| AD9258-80EBZ | 制造商:Analog Devices 功能描述:EVALUATION BOARD - Boxed Product (Development Kits) |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。