參數(shù)資料
型號(hào)： AD9523/PCBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 48/60頁(yè)
文件大?。?/td> 0K
描述： BOARD EVAL FOR AD9523
設(shè)計(jì)資源： AD9523(-1) Eval Board Schematic
AD9523(-1) BOM
AD9523(-1) Gerber Files
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9523
主要屬性： 板載 PLL 環(huán)路濾波器
次要屬性： LED 狀態(tài)指示器
已供物品： 板
相關(guān)產(chǎn)品： AD9523BCPZ-REEL7-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523BCPZ-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523-1BCPZ-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523-1BCPZ-REEL7-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523
Data Sheet
Rev. C | Page 52 of 60
Table 52. PLL1 Output Control (PLL1_OUT, Pin 72)
Address
Bits
Bit Name
Description
0x1BA
[7:5]
Reserved
4
PLL1 output CMOS driver
strength
CMOS driver strength
1: weak
0: strong
[3:0]
PLL1 output divider
0000: divide-by-1
0001: divide-by-2 (default)
0010: divide-by-4
0100: divide-by-8
1000: divide-by-16
No other inputs permitted
Table 53. PLL1 Output Channel Control
Address
Bits
Bit Name
Description
0x1BB
7
PLL1 output driver power-down
[6:4]
Reserved
3
Route VCXO clock to
Channel 3 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
2
Route VCXO clock to
Channel 2 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
1
Route VCXO clock to
Channel 1 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
0
Route VCXO clock to
Channel 0 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
Readback (Address 0x22C to Address 0x22D)
Table 54. Readback Registers (Readback 0 and Readback 1)
Address
Bits
Bit Name
Description
0x22C
7
Status PLL2 reference clock
1: OK
0: off/clocks are missing
6
Status PLL1 feedback clock
1: OK
0: off/clocks are missing
5
Status VCXO
1: OK
0: off/clocks are missing
4
Status REF_TEST
1: OK
0: off/clocks are missing
3
Status REFB
1: OK
0: off/clocks are missing
2
Status REFA
1: OK
0: off/clocks are missing
1
Lock detect PLL2
1: locked
0: unlocked
0
Lock detect PLL1
1: locked
0: unlocked
0x22D
[7:4]
Reserved
3
Holdover active
1: holdover is active (both references are missing)
0: normal operation
2
Selected reference
(in auto mode)
Selected reference (applies only when the device automatically selects the reference;
for example, not in manual control mode)
1: REFB
0: REFA
1
Reserved
0
VCO calibration in progress
1: VCO calibration in progress
0: VCO calibration not in progress
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PDF描述
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參數(shù)描述
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AD9524BCPZ-REEL7 功能描述:IC INTEGER-N CLCK GEN 48LFCSP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專(zhuān)用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
AD9525 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs
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