參數(shù)資料
型號(hào)： AD9523/PCBZ
廠商： Analog Devices Inc
文件頁數(shù)： 59/60頁
文件大小： 0K
描述： BOARD EVAL FOR AD9523
設(shè)計(jì)資源： AD9523(-1) Eval Board Schematic
AD9523(-1) BOM
AD9523(-1) Gerber Files
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9523
主要屬性： 板載 PLL 環(huán)路濾波器
次要屬性： LED 狀態(tài)指示器
已供物品： 板
相關(guān)產(chǎn)品： AD9523BCPZ-REEL7-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523BCPZ-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523-1BCPZ-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523-1BCPZ-REEL7-ND - IC INTEGER-N CLCK GEN 72LFCSP
AD9523
Data Sheet
Rev. C | Page 8 of 60
TIMING ALIGNMENT CHARACTERISTICS
Table 10.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
OUTPUT TIMING SKEW
Delay off on all outputs; maximum deviation between rising
edges of outputs; all outputs are on, unless otherwise noted
Between Outputs in Same Group1
LVPECL, HSTL, and LVDS
Between LVPECL, HSTL, and LVDS
Outputs
30
183
ps
CMOS
Between CMOS Outputs
100
300
ps
Single-ended true phase high-Z mode
Mean Delta Between Groups1
50
Adjustable Delay
0
63
Steps
Resolution step; for example, 8 × 0.5/1 GHz
Resolution Step
500
ps
period of 1 GHz
Zero Delay
Between Input Clock Edge on REFA or
REFB to ZD_IN Input Clock Edge,
External Zero Delay Mode
150
500
ps
PLL1 settings: PFD = 7.68 MHz, ICP = 63.5 A, RZERO = 10 k,
antibacklash pulse width is at maximum, BW = 40 Hz, REFA
and ZD_IN are set to differential mode
1
There are three groups of outputs. They are as follows: the top outputs group: OUT0, OUT1, OUT2, OUT3; the right outputs group: OUT4, OUT5, OUT6, OUT7, OUT8,
OUT9; and the bottom outputs group: OUT10, OUT11, OUT12, OUT13.
JITTER AND NOISE CHARACTERISTICS
Table 11.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
OUTPUT ABSOLUTE RMS TIME JITTER
Application example based on a typical setup (see Table 3);
f = 122.88 MHz
LVPECL Mode, HSTL Mode, LVDS Mode
125
fs
Integrated BW = 200 kHz to 5 MHz
136
fs
Integrated BW = 200 kHz to 10 MHz
169
fs
Integrated BW = 12 kHz to 20 MHz
212
fs
Integrated BW = 10 kHz to 61 MHz
223
fs
Integrated BW = 1 kHz to 61 MHz
PLL2 CHARACTERISTICS
Table 12.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
VCO (ON CHIP)
Frequency Range
3600
4000
MHz
Gain
45
MHz/V
PLL2 FIGURE OF MERIT (FOM)
226
dBc/Hz
MAXIMUM PFD FREQUENCY
Antibacklash Pulse Width
Minimum and Low
250
MHz
Maximum and High
125
MHz
相關(guān)PDF資料
PDF描述
VI-J4M-EZ-S CONVERTER MOD DC/DC 10V 25W
VE-B1M-EX CONVERTER MOD DC/DC 10V 75W
DC1562A-A BOARD EVAL LTC6990
HCM11DRAH CONN EDGECARD 22POS R/A .156 SLD
ECE-P2DP562HA CAP ALUM 5600UF 200V 20% SNAP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD9524 制造商:AD 制造商全稱:Analog Devices 功能描述:Jitter Cleaner and Clock Generator with 6 Differential or 13 LVCMOS Outputs
AD9524/PCBZ 功能描述:BOARD EVAL FOR AD9524 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評(píng)估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源
AD9524BCPZ 功能描述:IC INTEGER-N CLCK GEN 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
AD9524BCPZ-REEL7 功能描述:IC INTEGER-N CLCK GEN 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
AD9525 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs
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