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參數(shù)資料
| 型號： | AD9577BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 19/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN PLL DUAL 40LFCSP |
| 標準包裝： | 1 |
| 系列： | PCI Express® (PCIe) |
| 類型： | 扇出緩沖器（分配），網(wǎng)絡時鐘發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，PCI Express（PCIe），SONET/SDH |
| 輸入： | 時鐘，晶體 |
| 輸出： | LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 637.5MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-WFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 40-LFCSP-WQ（6x6） |
| 包裝： | 托盤 |
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AD9577
Data Sheet
Rev. 0 | Page 26 of 44
Therefore, to accurately estimate the TJ p-p, separate
measurements of the rms value of the random jitter (RJ rms)
and the peak-to-peak value of the deterministic jitter (DJ p-p)
must be taken. To measure the RJ rms of the clock signal,
integrate the clock phase noise over the desired bandwidth, with
spurs disabled (that is, removed) from the measurement. If the
DJ spurs were included in the measurement, the DJ
contribution would also be multiplied by 14.06 in Equation 2,
leading to a grossly pessimistic estimate of the total jitter. This is
why it is important to measure the integrated jitter with spurs
disabled. Due to the 14.06 factor in Equation 2, the spurious DJ
components on the clock output only have a small impact on
the TJ p-p measurement and, consequently, the system BER
performance. Therefore, it is clear that the DJ component (that
is, the spur) should not be added to the rms value of the random
jitter directly. However, if the phase noise jitter measurement
was preformed with spurs enabled, this is exactly what the
measurement would be reporting. For more background
information, see Fibre Channel, Methodologies for Jitter and
Signal Quality Specification-MJSQ, Rev. 14, June 9, 2004.
相關PDF資料 |
PDF描述 |
|---|---|
| VE-BWV-MW-F4 | CONVERTER MOD DC/DC 5.8V 100W |
| GTC02R-24-22S | CONN RCPT 4POS BOX MNT W/SCKT |
| D38999/20FJ24PB | CONN RCPT 24POS WALL MNT W/PINS |
| PT06A-22-21P | CONN PLUG 21 POS STRAIGHT W/PINS |
| MS27484T24B35SA | CONN PLUG 128POS STRAIGHT W/SCKT |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9577BCPZ-R7 | 功能描述:IC CLOCK GENERATOR 40LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:PCI Express® (PCIe) 標準包裝:28 系列:- 類型:時鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務器 輸入:時鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應商設備封裝:64-TSSOP 包裝:管件 |
| AD9577BCPZ-RL | 功能描述:IC CLK GEN PLL DUAL 40LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:PCI Express® (PCIe) 標準包裝:28 系列:- 類型:時鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務器 輸入:時鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應商設備封裝:64-TSSOP 包裝:管件 |
| AD9577-EVALZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Clock Generator with Dual PLLs |
| AD9578BCPZ | 功能描述:IC PLL CLOCK GEN 20MHZ 48LFCSP 制造商:analog devices inc. 系列:- 包裝:托盤 零件狀態(tài):有效 類型:* PLL:帶旁路 輸入:LVCMOS，LVDS，LVPECL，晶體 輸出:HCSL，LVCMOS，LVDS，LVPECL 電路數(shù):1 比率 - 輸入:輸出:2：5 差分 - 輸入:輸出:是/是 頻率 - 最大值:919MHz 分頻器/倍頻器:是/無 電壓 - 電源:2.375 V ~ 3.63 V 工作溫度:-25°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤，CSP 供應商器件封裝:48-LFCSP-VQ（7x7） 標準包裝:1 |
| AD9578BCPZ-REEL7 | 功能描述:IC PLL CLOCK GEN 20MHZ 48LFCSP 制造商:analog devices inc. 系列:- 包裝:剪切帶（CT） 零件狀態(tài):有效 類型:* PLL:帶旁路 輸入:LVCMOS，LVDS，LVPECL，晶體 輸出:HCSL，LVCMOS，LVDS，LVPECL 電路數(shù):1 比率 - 輸入:輸出:2：5 差分 - 輸入:輸出:是/是 頻率 - 最大值:919MHz 分頻器/倍頻器:是/無 電壓 - 電源:2.375 V ~ 3.63 V 工作溫度:-25°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤，CSP 供應商器件封裝:48-LFCSP-VQ（7x7） 標準包裝:1 |
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