參數(shù)資料
型號: AD9577BCPZ
廠商: Analog Devices Inc
文件頁數(shù): 31/44頁
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描述: IC CLK GEN PLL DUAL 40LFCSP
標(biāo)準(zhǔn)包裝: 1
系列: PCI Express® (PCIe)
類型: 扇出緩沖器(分配),網(wǎng)絡(luò)時鐘發(fā)生器,多路復(fù)用器
PLL:
主要目的: 以太網(wǎng),PCI Express(PCIe),SONET/SDH
輸入: 時鐘,晶體
輸出: LVCMOS,LVDS,LVPECL
電路數(shù): 1
比率 - 輸入:輸出: 2:5
差分 - 輸入:輸出: 無/是
頻率 - 最大: 637.5MHz
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 40-WFQFN 裸露焊盤,CSP
供應(yīng)商設(shè)備封裝: 40-LFCSP-WQ(6x6)
包裝: 托盤
Data Sheet
AD9577
Rev. 0 | Page 37 of 44
MAX_BW
The normal bandwidth of PLL2 is 50 kHz. This low bandwidth
is required to filter the SDM phase noise. When SSCG is activated,
the bandwidth is increased to 125 kHz. There is a trade-off in
setting the PLL bandwidth between allowing the triangular-wave
modulation (that is, its higher order harmonics) to pass through
the PLL unattenuated and passing more SDM phase noise through
to the PLL output. Bringing the MAX_BW pin high changes the
PLL bandwidth to 250 kHz from its default value of 125 kHz
during SSCG operation. Increasing the PLL bandwidth results
in more SDM phase noise being passed unfiltered through to the
PLL output, but more of the triangular-wave harmonics are also
passed through, improving the triangular-wave accuracy.
Table 29. Register Values for SSCG Example
Parameter
Register Name
Range
Value (Decimal)
Value(Binary)
NumSteps
BS2[7:0], BS3[7]
+1 to +511
+45
00101101
FracStep
BS1[7:0]
128 to 0
7
11111001
CkDiv
BS3[6:0]
+2 to +127
+9
0001001
FRAC
BF0[7:0], BF1[7:4]
0 to +4094
+198
000011000110
MOD
BF1[3:0], BF2[7:0]
0 to +4095
+625
001001110001
Nb
BF3[5:0]
0 to +63
80 + 20 = 100
010100
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PDF描述
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參數(shù)描述
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