參數(shù)資料
型號： AD9577BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 4/44頁
文件大?。?/td> 0K
描述： IC CLK GEN PLL DUAL 40LFCSP
標準包裝： 1
系列： PCI Express® (PCIe)
類型： 扇出緩沖器（分配），網(wǎng)絡(luò)時鐘發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，PCI Express（PCIe），SONET/SDH
輸入： 時鐘，晶體
輸出： LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:5
差分 - 輸入:輸出： 無/是
頻率 - 最大： 637.5MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 40-WFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 40-LFCSP-WQ（6x6）
包裝： 托盤
AD9577
Data Sheet
Rev. 0 | Page 12 of 44
TIMING CHARACTERISTICS
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL (see Figure 2)
Termination = 200 Ω to 0 V, ac-coupled to 50 Ω
oscilloscope; CLOAD = 5 pF
Output Rise Time, tRP
170
225
300
ps
20% to 80%, measured differentially
Output Fall Time, tFP
170
230
310
ps
80% to 20%, measured differentially
Skew
20
ps
Between the outputs of the same PLL at the
same frequency. SyncCh01/SyncCh23 set to 1
LVDS (see Figure 3)
Termination = 100 Ω differential; CLOAD = 5 pF
Output Rise Time, tRL
180
250
340
ps
20% to 80%, measured differentially
Output Fall Time, tFL
180
260
330
ps
80% to 20%, measured differentially
Skew
20
ps
Between the outputs of the same PLL at the
same frequency; SyncCh01/SyncCh23 set to 1
CMOS (see Figure 4)
Output Rise Time, tRC
250
680
950
ps
Termination is high impedance active probe,
total CLOAD = 5 pF, RLOAD = 20 kΩ, 20% to 80%
Output Fall Time, tFC
350
700
1000
ps
Termination is high impedance active probe,
total CLOAD = 5 pF, RLOAD = 20 kΩ, 80% to 20%
Skew
20
ps
Between the outputs of the same PLL at the
same frequency; SyncCh01/SyncCh23 set to 1
Timing Diagrams
DIFFERENTIAL
LVPECL
80%
50%
20%
tRP
VOD
tFP
09
28
4-
00
2
Figure 2. LVPECL Timing, Differential
DIFFERENTIAL
LVDS
80%
50%
20%
tRL
VOD
tFL
09
28
4-
0
03
Figure 3. LVDS Timing, Differential
SINGLE-ENDED
CMOS
80%
20%
tRC
tFC
09
28
4-
0
04
Figure 4. CMOS Timing, Single-Ended, 5 pF Load
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PDF描述
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