參數(shù)資料
型號： AD9628BCPZRL7-105
廠商： Analog Devices Inc
文件頁數(shù)： 31/44頁
文件大?。?/td> 0K
描述： IC ADC 12BIT 105MSPS 64LFCSP
標(biāo)準(zhǔn)包裝： 750
位數(shù)： 12
采樣率（每秒）： 105M
數(shù)據(jù)接口： LVDS，并聯(lián)，串行，SPI
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 4 個單端，2 個差分
AD9628
Rev. 0 | Page 37 of 44
Addr
(Hex)
Register
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(LSB)
Default
Value
(Hex)
Comments
0x0C
Enhance-
ment
control
(global)
Open
Chop
0 =
disabled
1 =
enabled
Open
0x00
Chop mode
enabled if Bit
2 is enabled.
0x0D
Test mode
(local)
User test mode
control
00 = single pattern
mode
01 = alternate
continuous/repeat
pattern mode
10 = single once
pattern mode
11 = alternate once
pattern mode
ResetPN
longgen
Reset PN
short gen
Output test mode
0000 = off (default)
0001 = midscale short
0010 = positive FS
0011 = negative FS
0100 = alternating checkerboard
0101 = PN long sequence
0110 = PN short sequence
0111 = one/zero word toggle
1000 = user test mode
1111 = ramp output
0x00
When this
register is
set, the test
data is
placed on
the output
pins in place
of normal
data
0x0E
BIST enable
(global)
Open
Initialize
BIST
sequence
Open
BIST enable
0x00
0x10
Customer
offset
adjust
(local)
Offset adjust in LSBs from +127 to 128
(twos complement format)
0x00
0x14
Output
mode
Output port logic type
(global)
00 = CMOS, 1.8 V
10 = LVDS, ANSI
11 = LVDS, reduced
range
Output
interleave
enable
(global)
Output
port
disable
(local)
Open
(global)
Output
invert
(local)
Output format
00 = offset binary
01 = twos complement
10 = Gray code
0x00
Configures
the outputs
and the
format of the
data
0x15
Output
adjust
Open
CMOS 1.8 V DCO drive
strength
00 = 1×
01 = 2×
10 = 3×
11 = 4×
Open
CMOS 1.8 V data
drive strength
00 = 1×
01 = 2×
10 = 3×
11 = 4×
0x00
Determines
CMOS
output drive
strength
properties
0x16
Clock phase
control
(global)
Invert
DCO
clock
0 = not
inverted
1 =
inverted
Open
Input clock divider phase adjust
relative to the encode clock
000 = no delay
001 = one input clock cycle
010 = two input clock cycles
011 = three input clock cycles
100 = four input clock cycles
101 = five input clock cycles
110 = six input clock cycles
111 = seven input clock cycles
0x00
Allows
selection of
clock delays
into the
input clock
divider
0x17
Output
delay
(global)
DCO
Clock
delay
0 =
disabled
1 =
enabled
Open
Data delay
0 =
disabled
1 =
enabled
Open
Delay selection
000 = 0.56 ns
001 = 1.12 ns
010 = 1.68 ns
011 = 2.24 ns
100 = 2.80 ns
101 = 3.36 ns
110 = 3.92 ns
111 = 4.48 ns
0x00
This sets the
fine output
delay of the
output clock
but does not
change
internal
timing
0x18
VREF select
(global)
Open
Internal VREF digital adjustment
000 = 1.0 V p-p
001 = 1.14 V p-p
010 = 1.33 V p-p
011 = 1.6 V p-p
100 = 2.0 V p-p
0x04
Select and/or
adjust VREF
0x19
User
Pattern 1
LSB (global)
B7
B6
B5
B4
B3
B2
B1
B0
0x00
User-defined
Pattern 1 LSB
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PDF描述
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參數(shù)描述
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