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參數(shù)資料
| 型號(hào)： | ADSP-2101BG-100 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 24/64頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 68PGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | ADSP-21xx |
| 類型： | 定點(diǎn) |
| 接口： | 同步串行端口（SSP） |
| 時(shí)鐘速率： | 25MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 6kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 68-BEPGA |
| 供應(yīng)商設(shè)備封裝： | 68-PGA（27.89x27.89） |
| 包裝： | 托盤 |
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ADSP-21xx
–30–
REV. B
TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)
CLOCK SIGNALS & RESET
Frequency
13 MHz
13.824 MHz
16.67 MHz
20 MHz
25 MHz
Dependency
Parameter
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Timing Requirement:
tCK
CLKIN Period
76.9
150
72.3
150
60
150
50
150
40
150
ns
tCKL
CLKIN Width Low
20
15
20
ns
tCKH
CLKIN Width High
20
15
20
ns
tRSP
RESET
Width Low
384.5
361.5
300
250
200
5tCK
1
ns
Switching Characteristic:
tCPL
CLKOUT Width Low
28.5
26.2
20
15
10
0.5tCK – 10
ns
tCPH
CLKOUT Width High
28.5
26.2
20
15
10
0.5tCK – 10
ns
tCKOH
CLKIN High to CLKOUT 0
20
0
20
0
20
0
20
0
15
ns
High
NOTES
1Applies after powerup sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles, assuming stable CLKIN (not including crystal
oscillator startup time).
Figure 29. Clock Signals
CLKIN
CLKOUT
t
CKH
t
CK
t
CKL
t
CKOH
t
CPH
t
CPL
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