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參數(shù)資料
| 型號： | ADSP-21478KCPZ-1A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 52/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARK 200MHZ 88LFCSP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 200MHz |
| 非易失內(nèi)存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 88-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 88-LFCSP-VQ（12x12） |
| 包裝： | 托盤 |
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Rev. C
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July 2013
SPI Interface—Master
Both the primary and secondary SPIs are available through DPI
to both.
Table 50. SPI Interface Protocol—Master Switching and Timing Specifications
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSSPIDM
Data Input Valid to SPICLK Edge (Data Input Setup Time) 10
8.6
ns
tHSPIDM
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
Switching Characteristics
tSPICLKM
Serial Clock Cycle
8 × tPCLK – 2
ns
tSPICHM
Serial Clock High Period
4 × tPCLK – 2
ns
tSPICLM
Serial Clock Low Period
4 × tPCLK – 2
ns
tDDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay time)
2.5
tHDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold time)
4 × tPCLK – 2
ns
tSDSCIM
DPI Pin (SPI Device Select) Low to First SPICLK Edge
4 × tPCLK – 2
ns
tHDSM
Last SPICLK Edge to DPI Pin (SPI Device Select) High
4 × tPCLK – 2
ns
tSPITDM
Sequential Transfer Delay
4 × tPCLK – 2
4 × tPCLK – 1.4
ns
Figure 36. SPI Master Timing
tSPICHM
tSDSCIM
tSPICLM
tSPICLKM
tHDSM
tSPITDM
tDDSPIDM
tHSPIDM
tSSPIDM
DPI
(OUTPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
CPHASE = 1
CPHASE = 0
tHDSPIDM
tHSPIDM
tSSPIDM
tDDSPIDM
tHDSPIDM
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
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