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參數(shù)資料
| 型號： | ADSP-21478KSWZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 18/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 266MHz |
| 非易失內存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應商設備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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|
September 2011
Clock Input
Figure 6. Power-Up Sequencing
Table 19. Clock Input
Parameter
100 MHz
266 MHz
300 MHz
Unit
MinMax
Timing Requirements
tCK
CLKIN Period
761
1 Applies only for CLKCFG1–0 = 00 and default values for PLL control bits in PMCTL.
100
301
100
26.661
100
ns
tCKL
CLKIN Width Low
3845
1545
13.33
45
ns
tCKH
CLKIN Width High
38
45
15
45
13.33
45
ns
tCKRF
CLKIN Rise/Fall (0.4 V to 2.0 V)
3
ns
tCCLK
2
2 Any changes to PLL control bits in the PMCTL register must meet core clock timing specification tcclk.
CCLK Period
9.5
10.2
3.75
10
3.33
10
ns
fVCO
3
3 See Figure 5 on Page 24 for VCO diagram.
VCO Frequency
196
210
200
600
200
600
MHz
tCKJ
4, 5
4 Actual input jitter should be combined with ac specifications for accurate timing analysis.
5 Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
CLKIN Jitter Tolerance
–250
+250
–250
+250
–250
+250
ps
Figure 7. Clock Input
tRSTVDD
tCLKVDD
tCLKRST
tCORERST
tPLLRST
VDDEXT
VDDINT
CLKIN
CLK_CFG1–0
RESET
RESETOUT
tIVDDEVDD
CLKIN
tCK
tCKL
tCKH
tCKJ
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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