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參數(shù)資料
| 型號： | ADSP-21478KSWZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 266MHz |
| 非易失內(nèi)存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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September 2011
S/PDIF Transmitter
Serial data input to the S/PDIF transmitter can be formatted as
left justified, I2S, or right justified with word widths of 16, 18, 20,
or 24 bits. The following sections provide timing for the
transmitter.
S/PDIF Transmitter-Serial Input Waveforms
Figure 31 shows the right-justified mode. Frame sync is high for
the left channel and low for the right channel. Data is valid on
the rising edge of serial clock. The MSB is delayed the minimum
in 24-bit output mode or the maximum in 16-bit output mode
from a frame sync transition, so that when there are 64 serial
clock periods per frame sync period, the LSB of the data is right-
justified to the next frame sync transition.
is low for the left channel and high for the right channel. Data is
valid on the rising edge of serial clock. The MSB is left-justified
to the frame sync transition but with a delay.
Table 43. S/PDIF Transmitter Right-Justified Mode
Parameter
Nominal
Unit
Timing Requirement
tRJD
FS to MSB Delay in Right-Justified Mode
16-Bit Word Mode
18-Bit Word Mode
20-Bit Word Mode
24-Bit Word Mode
16
14
12
8
SCLK
Figure 31. Right-Justified Mode
MSB
LEFT/RIGHT CHANNEL
LSB
MSB–1 MSB–2
LSB+2
LSB+1
DAI_P20–1
FS
DAI_P20–1
SCLK
DAI_P20–1
SDATA
tRJD
Table 44. S/PDIF Transmitter I2S Mode
Parameter
Nominal
Unit
Timing Requirement
tI2SD
FS to MSB Delay in I
2S Mode
1
SCLK
Figure 32. I2S-Justified Mode
MSB
LEFT/RIGHT CHANNEL
LSB
MSB–1 MSB–2
LSB+2
LSB+1
DAI_P20–1
FS
DAI_P20–1
SCLK
DAI_P20–1
SDATA
tI2SD
相關(guān)PDF資料 |
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參數(shù)描述 |
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