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參數資料
| 型號： | ADSP-21478KSWZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 38/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 266MHz |
| 非易失內存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應商設備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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September 2011
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 38. IDP
signals are routed to the DAI_P20–1 pins using the SRU. There-
fore, the timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 38. Input Data Port (IDP)
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
3.8
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
2.5
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
2.5
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
2.5
ns
tIDPCLKW
Clock Width
PCLK × 4) ÷ 2 – 1
ns
tIDPCLK
Clock Period
tPCLK × 4
ns
1 The serial clock, data and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG's
input can be either CLKIN or any of the DAI pins.
Figure 26. IDP Master Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tIPDCLK
tIPDCLKW
tSISFS
tSIHFS
tSIHD
tSISD
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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| ADSP-21479 | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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| ADSP-21479BBCZ-2AX | 制造商:Analog Devices 功能描述:- Trays |
| ADSP-21479BCPZ-1A | 功能描述:IC DSP SHARK 200MHZ 88LFCSP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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